Seminars take place at L314 every Friday from 10am to 11am.
Scalable Hardware-aware Neuro-Evolutionary Algorithms
This dissertation proposes a comprehensive framework for the automated design of energy-efficient convolutional neural networks (CNNs) that integrates approximate computing directly into the neural architecture search (NAS) process. Unlike conventional NAS methods that optimise only for accuracy and model size, the proposed hardware-aware and approximation-aware NAS (HW-NAS) jointly optimises network topology and arithmetic precision, enabling the discovery of architectures that achieve superior accuracy-energy trade-offs. The research introduces evolutionary and differentiable HW-NAS algorithms capable of selecting per-layer approximate multipliers from the EvoApprox library while optimising CNN connectivity and parameters. High-fidelity hardware modelling using the extended TimeLoop and Accelergy tools, combined with GPU-accelerated evaluation and predictive energy modelling, provides accurate and scalable performance estimation. Experimental results on CIFAR-10 and SVHN datasets demonstrate energy reductions of up to 60% with accuracy losses below 1%, confirming the effectiveness of the approach. The dissertation contributes new HW-NAS algorithms, predictive models, and software tools, establishing a reproducible methodology for approximation-aware deep-learning design that bridges algorithmic optimisation and hardware efficiency.
Nízkoenergetický integrovaný kamerový systém s umělou inteligencí
Prezentace poukazuje na problémy AI: latence, škálovatelnost, soukromí a spotřeba. Popisuje nasazení modelů neuronových sítí na akcelerátory s integerovou aritmetikou pro snížení spotřeby. Představuje obecnou embedded detekční a rozpoznávací pipeline, která lze specializovat např. na čtení SPZ, trakování osob a bezpečnostní systémy se zachováním soukromí. Součástí je prototyp detekce a čtení SPZ běžící na baterie s výdrží celé pracovní směny.
TBA
TBA
TBA
TBA
TBA
TBA
Pattern-matching Hardware Acceleration for Open-Source Intrusion Detection Systems
The presentation describes a practical approach to accelerating intrusion detection by combining software and hardware methods without losing detection accuracy. Using DPDK and look-aside hardware accelerator, the project offloads the IDS heavily-used pattern-matching task from CPU cores. The result is an open-source extension of Suricata capable of processing 80 Gbps traffic (up to 40% increase) with reduced energy and cost (up to 28%). I will present achieved results, profiling data, and lessons learned from integrating hardware acceleration into a real IDS pipeline.
Applying Evolutionary Algorithms in the Context of Transformer Operation Scheduling for Systolic Array Accelerators
In this presentation, we will revisit the HW-aware transformer scheduling for efficient processing in systolic array accelerators, which was presented at SUPSY a few weeks ago. This time, we will focus specifically on schedule optimization. We define the challenge of constructing an efficient schedule as an optimization problem, highlighting its parallels with the classical Job Shop Scheduling, a well-known NP-hard problem in operational research. To address the problem complexity, we will introduce two encoding and decoding mechanisms specifically designed to produce only valid schedules. These mechanisms facilitate the application of metaheuristics such as Evolutionary Algorithms (EAs). We present two distinct sets of experiments. Firstly, we utilize an approximate cost function and compare the application of a custom EA with solutions produced by a few constructive heuristics. Secondly, we treat the problem as a fully black-box optimization, where the optimizer is guided directly by InferSim simulation. In this context, we compare multiple well-established black-box optimizers, including Covariance Matrix Adaptation Evolution Strategy and Differential Evolution, among others.
Semantic Log Parsing: From General Parameters to Meaningful Fields
Traditional log parsers separate static and dynamic text, but practical applications require richer, semantic representations. A semantic log parsing design extends conventional methods by transforming general parameters into meaningful fields, enabling direct use in database storage, correlation, and analytics. Thanks to a recently published benchmark dataset, new research directions are emerging toward semantic evaluation and meaning-aware parsing. Two possible directions are explored: a Named Entity Recognition (NER) approach and a Tree-based parser enhanced with semantic embeddings. Preliminary results indicate the feasibility and practical benefits of transitioning from structural to semantic parsing in operational environments.
Multimodal Assessment of Cognitive Skills for Mental Health Evaluation
Direct assessment of mental health conditions is often challenging due to the shortage of qualified clinicians, social stigma, and the subjective nature of self-report tools. We propose an indirect yet objective approach to mental health assessment by evaluating cognitive skill impairments through multimodal data analysis. The proposed framework integrates diverse modalities-EEG, speech, handwriting, facial expressions, and text-to capture complementary cognitive and behavioral cues associated with mental and neurological disorders. Each modality is processed using specialized deep learning models for feature and embedding extraction, followed by data normalization, weighting, and multimodal fusion for multi-label cognitive skill prediction. This unified framework aims to provide an interpretable foundation for early detection and continuous monitoring of mental health impairments.
An Interpretable Machine Learning Approach Using EEG Biomarkers for Early Detection of Stress, Anxiety, and Depression
Mental health conditions such as stress, anxiety, and depression are growing global concerns, and early detection remains a major challenge. This study explores a new approach that combines electroencephalography (EEG) with machine learning to better understand and identify these conditions. We start by reviewing traditional assessment methods and their limitations, highlighting how EEG biomarkers and digital health tools can provide deeper insights into stress and mood disorders. Building on this, we propose a machine learning framework that can validate findings across different populations, fine-tune network parameters, and make predictive assessments. By analyzing EEG datasets and addressing gaps in current research, this work aims to offer a more accurate, timely, and practical strategy for detecting mental health issues-ultimately supporting better interventions and care.
Exploring Neural Cellular Automata: From Image Segmentation to Environmental Interaction
Neural Cellular Automata (NCA) demonstrate how simple, local update rules can give rise to complex and adaptive behavior. The first part of this work focuses on NCA for semantic segmentation, investigating whether compact and interpretable rule-based models can achieve accuracy comparable to convolutional networks while maintaining minimal complexity. The second experiment, NCA moving with environment, extends this concept toward systems that not only evolve internally but also interact dynamically with their surroundings. By coupling the automaton's state with environmental feedback, the research explores how such models can exhibit controlled movement, adaptation, and resilience-features reminiscent of living systems and promising for the development of self-organizing artificial intelligence.
HW-Aware Transformer Scheduling for Efficient Processing in Systolic Array Accelerators
Transformer-based neural networks pose significant challenges for hardware acceleration due to their inherent parallelism, which leads to irregular dataflow patterns. To systematically compare candidate hardware designs in terms of execution efficiency for a given workload, it is essential to explore and evaluate the space of workload-to-hardware mappings. Efficient mapping is typically reflected in low energy consumption and/or latency and depends on both effective compute planning and minimizing unnecessary memory transfers. In this presentation, we will discuss the integration of hardware-aware scheduling engines into the cycle-level simulation framework TransInferSim. Within this framework, the scheduling engine formulates mapping as a black-box optimization problem, using simulation feedback to guide the search for execution plans that effectively exploit hardware structure while balancing data reuse, parallelism, and memory access cost. While simulation provides accurate insight into hardware behavior and allows exporting of execution plans for validation and deployment, its high computational cost limits exploration speed. This motivates the development of faster analytical cost functions correlated with simulation results. The talk will conclude with a discussion of ongoing research directions, including step-wise dynamic simulation for improved localized scheduling control and the motivation for enhanced memory-aware cost functions enabling faster yet reliable map-space exploration.
Wave Propagation Simulation Using Global and Local Fourier Basis on Multi-GPU Systems
The memory requirements for wave propagation simulations are determined by the smallest wavelength and the physical size of the computational domain. By using a Fourier basis, it is possible to approach the theoretical minimum of two points per wavelength. However, the resulting memory consumption remains high, making large-domain simulations infeasible on a single GPU. This presentation explores two strategies for leveraging multiple GPUs across multiple computational nodes to address this limitation. The first approach involves a naive domain decomposition, where the simulation domain is partitioned across multiple GPUs while still performing global FFTs over the entire domain. The second approach further subdivides the domain into smaller subdomains, computing only local FFTs within each subdomain to reduce communication and improve computational efficiency.
Towards Efficient Semantic Mutation in CGP: Enhancing SOMOk
Genetic Programming (GP) and its variants have proven to be promising techniques for solving problems across various domains. However, GP does not scale well, particularly when applied to symbolic regression in the Boolean domain. To address this limitation, a semantically oriented mutation operator (SOMO) has been proposed and integrated with Cartesian Genetic Programming (CGP). Nevertheless, like standard GP, even SOMO suffers in some cases from bloat - an excessive growth in solution size without a corresponding performance gain. Introduced SOMOk-TS, an extension of SOMO that incorporates the so-called Tumor Search strategy to identify and preserve reusable substructures. By managing diversity through an immune-inspired mechanism, SOMOk-TS promotes the reuse of substructures, thereby reducing computational overhead. It achieves significantly lower execution times while maintaining or improving solution compactness, highlighting its potential for scalable and efficient evolutionary design. Further work may explore the use of type mutation and Graph Neural Networks (GNNs).
Introduction of new PhD students
Introduction of new PhD students
Information on projects, publications and activities at DCSY
A few slides about me and my plan for my (recently started) internship at DCSY@FIT
In my presentation, I will introduce myself, my country and my university, as well as my plans for a voluntary short-term research program (IAESTE), which takes place at DCSY@FIT from April 14, 2025 to June 27, 2025, under the leadership of Josef Strnadel.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA), and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Enhancing Intrusion Detection Systems via Hardware-Based Regular Expression Matching Offload
Pattern matching remains a critical but computationally demanding task in Intrusion Detection Systems (IDS). Current software-only solutions struggle to handle the continuously increasing network throughput. My research introduces an approach that leverages commodity Network Interface Cards (NICs) equipped with built-in hardware support for regular expression matching. This presentation details the integration method, evaluation process, and experimental results demonstrating improvements in matching speed and efficiency of IDS deployments.
Superhero flight EEG BCI paradigm - Classification of directions from controlled-flight experience EEG seems to be possible without relying on motor-cortical, ocular, or muscular electrical correlates
This talk provides an update on my curious proposition of a novel mental task for a non-invasive brain-computer interface (BCI) based on electroencephalography (EEG). In this talk I discuss the final outcomes of my analysis of a publicly available dataset that I bent to sort of suit my needs. In summary, the classification experiments have shown that the classification performance is quite safely and significantly beyond chance level with p-value < 0.0005. What remained was providing evidence to support the hypothesis that the classification might be possible without the use of other, possibly easily discernible, activity that is correlated to the flight task and thus our classes. I have, hopefully, managed to demonstrate that activity in the hypothesized "good" brain regions plays a major role in the classification and that the three main culprits potentially contributing correlated electrical activity that are tied to eye and head movement and the neural orchestration of manual (motor) joystick manipulation, if present, do not seem to.
A few slides about me and my plan for my (recently started) internship at DCSY@FIT
In my presentation, I will introduce myself, my country (Brazil) and my university (Federal University of Itajubá), as well as my plans for a voluntary short-term research program (INCBAC UNIGOU), which takes place at DCSY@FIT from April 1, 2025 to May 23, 2025, under the leadership of Josef Strnadel.
Inference Energy Analysis in Context of Hardware-Aware NAS
Hardware-aware neural architecture search (HW-aware NAS) methods are crucial for designing and optimizing deep neural networks (DNNs) for efficient deployment on hardware accelerators. In this work, we analyze two HW-aware NAS methods, EvoApproxNAS and ApproxDARTS, and investigate the impact of precise hardware parameters (such as energy) measurement using Timeloop on their performance. In particular, we compare this precise measurement approach with the original approach employed by EvoApproxNAS and ApproxDARTS, which relied on a simple analytical energy estimation based on the number of multiplications performed during the inference phase of the convolutional neural network (CNN). Our analysis demonstrates how the improved energy measurements enhance the search process of HW-aware NAS methods, resulting in more energy-efficient architectures. Furthermore, we highlight the importance of precise hardware parameters measurement, showing that accurate hardware modeling is critical for obtaining CNNs with good accuracy-energy trade-offs. Our results show, that without precise hardware parameter measurement, the HW-aware NAS can produce acceptable results but may fail to fully exploit the potential of hardware accelerator, especially if the 8xN-bit approximate multipliers are considered, ultimately limiting the efficiency of designed architectures.
Fine-tuning Network Applications for Hybrid Memories
FPGA-based SmartNICs enable 100G+ Ethernet processing but face two key design challenges: low F_max can significantly increase FPGA resource usage, and external high-latency memory requiring in superscalar architectures. Achieving high frequencies is difficult, and large design spaces may lead to impractical compilation times. In previous work, an HLS engine with packet operation lowering passes was developed to address these challenges, though its compilation times were unsatisfactory for real applications. To overcome this, two new key features were added: user-defined functional units based on hybrid algorithms and stream-aware pragmas for thread extraction in sequential code. The hybrid algorithms in this case combine slow, memory-efficient methods with fast, memory-intensive ones (e.g., search trees and hash tables) to support diverse memory configurations. The components may define own set of optimization and scheduling rules. Consequently, the compilation time for a 100G packet body entropy example application dropped from over a day to 9 seconds. Because memory operations can now be easily separated from complex packet FSM by user hint.
Automated Design of an Explainable Bradykinesia Classifier
Parkinson's disease (PD) is one of the most prevalent neurodegenerative disorders worldwide. Its diagnosis primarily relies on patient questionnaires and physician assessments of motor function, both of which are subjective and prone to variability among evaluators. This subjectivity makes consistent monitoring of a patient's condition over time particularly challenging. To address this issue, we propose an automated method for classifying bradykinesia, a key symptom of PD. Our approach leverages the co-evolution of two Cartesian Genetic Programming (CGP) populations to automate both feature extraction and classification of data collected during the finger-tapping task, a standard component of PD assessment. The proposed method allows the generation of interpretable models, ensuring that the resulting classifier remains transparent and explainable, an essential requirement in healthcare applications. By providing physicians with objective, data-based insights, our method aims to enhance diagnostic consistency and support more effective patient care. During my presentation, I will provide an overview of a classifier design method, including the clinical data used and their preprocessing. I will highlight key findings, present the selected solution, and analyse its underlying principles and operation.
Accelerating Three-Dimensional k-Wave Ultrasound Simulations Through Pruned FFT: A Treatment Planning Optimisation
Wave propagation simulations have revolutionised modern medical treatments, from precise brain therapy to non-invasive tumour ablation. However, the planning of such procedures often requires computing multiple simulations within high-resolution domains. The computational demands of these simulations can lead to significant resource consumption and execution times, potentially delaying critical treatments. This paper introduces an approach that significantly accelerates these simulations implemented by the k-Wave toolbox while maintaining an acceptable level of accuracy. To compute the wave propagation simulation, the k-Wave toolbox utilises the k-space pseudo-spectral method using Fourier basis functions. This leads to significant simulation time being spent computing the Fourier transform. By replacing the standard Fast Fourier Transform computations utilised by k-Wave with a pruned Fast Fourier Transform algorithm, we achieve remarkable speedups of up to 1.7x for large simulation domains. Our method combines the Acoustic Field Propagator with a bisection algorithm to estimate spectral coefficients, allowing us to skip more than 60% of spectral coefficients in large domains while keeping the focal point errors below 1% for single transducer simulations. In experiments on real medical scenarios, including transcranial ultrasound and tumour ablation simulations, our approach demonstrated consistent accuracy with minimal focus position shifts - crucial for medical applications. The significant reduction in simulation time offers particular value for treatment planning scenarios requiring multiple simulations. This advancement could significantly accelerate the clinical workflow, potentially reducing treatment planning time. While our implementation primarily enhances the k-Wave toolbox, the underlying principles could be applied to wave propagation simulations across multiple domains, especially for weakly heterogeneous simulation media.
Wave Propagation Simulation Using Global and Local Fourier Basis on Multi-GPU Systems
The memory requirements for wave propagation simulations are determined by the smallest wavelength and the physical size of the computational domain. By using a Fourier basis, it is possible to approach the theoretical minimum of two points per wavelength. However, the resulting memory consumption remains high, making large-domain simulations infeasible on a single GPU. This presentation explores two strategies for leveraging multiple GPUs across multiple computational nodes to address this limitation. The first approach involves a naive domain decomposition, where the simulation domain is partitioned across multiple GPUs while still performing global FFTs over the entire domain. The second approach further subdivides the domain into smaller subdomains, computing only local FFTs within each subdomain to improve computational efficiency.
Optimization of the SOMOk Mutation Operator: From Analysis of Unsuccessful Improvements to the Design of SOMOk-TS
Cartesian Genetic Programming (CGP) is a powerful tool in fields where solution explainability is crucial, particularly in scenarios with hardware constraints such as power consumption limitations. CGP optimizes/creates complex structures using a fixed topology, enabling efficient and interpretable solutions. Mutation operators play a critical role in exploring the solution space, and semantically oriented mutation operators utilize phenotypic information to improve mutation effectiveness, enhancing stability and performance. This research focuses on improving SOMOk, a semantically oriented mutation operator, to enhance the efficiency of the evolutionary design process. While strategies like semantic function selection did not yield expected results, analysis identified a weakness in inactive areas of the chromosome, leading to the development of SOMOk-TS, which uses the "Tumor Search" strategy for more effective mutation. This approach accelerates convergence and reduces computational complexity. At the end of the presentation, I will introduce completed and planned courses and their significance for the further development of SOMOk-TS.
Enhancing Log Analysis: Optimizing Parsing and Anomaly Detection
The increasing volume and complexity of system-generated log data make traditional manual log analysis impractical. Automated solutions are therefore necessary for the efficient and reliable identification of critical events and anomalies, which are essential for maintaining system security and reliability. Therefore, the aim of the work is to optimize log analysis processes, namely log parsing and anomaly detection, with emphasis on interpretability. An evolutionary approach is used for log parsing, which allows automated derivation of templates from unstructured data sources. Anomaly detection is handled through PCA analysis, which ensures interpretability of both individual attributes and the overall detection process. The main contribution of this work is the design of a log analysis process that is as automated as possible, minimizing the need for user intervention while providing interpretable anomaly detection outputs. At the same time, emphasis is placed on the efficient use of computational resources, thus ensuring the practicality and scalability of the proposed solution. The results of this work have the potential to facilitate log monitoring in various application domains and contribute to improved efficiency in cybersecurity and system administration.
Biomarker, Cognitive Skills, and MNDs Mapping Tool
I introduce the Biomarker-Cognition-MND Mapping Tool, an interactive web application designed to explore the relationships among biomarkers, mental and neurological disorders (MNDs), and cognitive impairments. The tool comprises five interactive modules that systematically map biomarkers, cognitive skills, and MNDs, facilitating diagnostic precision and targeted interventions. By integrating multi-dimensional data, this tool enhances the understanding of cognitive impairments, supporting both research and clinical decision-making in neuroscience and mental health.
Neural Cellular Automata in depth
In this presentation, we explore Neural Cellular Automata (NCA) through a series of experiments demonstrating their adaptability and robustness across different tasks. We present results from semantic segmentation, an investigation into the regeneration limits of NCA through cutting experiments, and environment manipulation studies that highlight their dynamic response to external changes. These experiments collectively showcase the versatility of NCA as a computational model and its potential beyond traditional neural network approaches. Our findings suggest that NCA not only offers new perspectives for machine learning but also paves the way for novel applications in self-organizing and controllable artificial systems.
An Interpretable Machine Learning-based Method Using Eeg Biomarkers For Early Detection Of Stress, Anxiety, And Depression
Globally, mental health conditions such as stress, anxiety and depression present formidable obstacles that require sophisticated methods of early detection and assessment. To provide a more accurate and effective framework for the detection of stress and mood disorders, this study explores the merging of EEG and AI. The study begins with a review of the importance of mental health problems and the current difficulties with traditional assessment techniques. A thorough literature review highlights the role of shared processes, EEG biomarkers and digital health technology in stress and mood disorders. In addition, the study proposes a methodological approach using machine learning for cross-population validation, network parametrization and predictive modeling. By using EEG-based datasets and filling important research gaps, this project aims to provide a novel AI-driven strategy for improving mental health detection and treatment.
Automated Design of Hardware Accelerators for Machine Learning Algorithms
The increasing demand for energy-efficient machine learning (ML) inference on resource-constrained edge devices has led to the development of specialized hardware accelerators. While convolutional neural networks (CNNs) have well-established hardware mappings, Transformer-based architectures pose new challenges due to their unique computational and memory access patterns. This thesis proposal examines existing hardware acceleration approaches, identifying key gaps in efficient Transformer processing. Based on these findings, a research hypothesis is formulated, proposing that conventional CNN-centric dataflows are insufficient for Transformers and that a combination of specialized dataflow strategies is necessary to improve execution efficiency, particularly in terms of energy consumption and latency. To validate this hypothesis, a set of research objectives is defined, along with a methodology focusing on analytical modeling, dataflow optimization, and automated design space exploration for Transformer accelerators. At the end of the presentation, a list of accomplished work related to the research topic will be presented, followed by a plan outlining the remainder of the Ph.D. study.
Hybrid Methods in the Optimization of NP-Hard Problems
Different versions of NP-hard problems frequently appear in practical applications; one such area is routing problems represented by the Traveling Salesman Problem (TSP) and its generalized versions - Vehicle Routing Problems (VRPs). Many different formulations of VRPs have been proposed over the years to reflect aspects of real-world logistics. However, most VRP research still targets classical VRP variants, while the focus on combining multiple classical VRPs is limited. Numerous exact methods and solvers that implement them exist and can handle a wide range of VRPs and their combinations. Nonetheless, the exact solvers are effectively usable only for small to medium-sized problem instances. Consequently, approximate methods based on metaheuristics are often employed to solve realistic VRPs. Metaheuristics are combined with heuristics suited for considered VRP variants to achieve leading performance. Designing, implementing, and tuning such algorithms is a complex and time-consuming task. Hyper-heuristics, an emerging research area in computational intelligence, aim to automate the process of designing and adapting heuristic algorithms. While hyper-heuristics have been applied to VRPs in the past, their use remains limited. With the increasing availability of computing power and the growing variety of VRPs, hyper-heuristics represent a promising approach to tackle a wide range of VRPs. To address the limitations of the current VRP research, the thesis aims to integrate hyper-heuristic, meta-heuristic, and heuristic methods into a hybrid approach for the automatic generation of approximate solvers tailored to specific VRP variants and their combinations.
DevOps for hardware
Abstract:Servitization of hardware puts more pressure on high level software capabilities that hardware delivers. Such features can be realtively easy to implement, but hard to evaluate in relevant scenarios. Deep dive into methodology and approaches used daily when delivering high quality embedded solution fast.
BIO:Jakub is an embedded enthusiast currently leading R&D team in Sewio with more than 10 years of experience in the field of embedded development, including years spent as a hardware and firmware developer, tester, architect, project manager and technical team leader on numerous projects from varying regulated fields such as industrial, automotive or medical after unsuccessful studies on VUT FEEC.
High-Performance Computing - how efficiently do we use the beast?
Abstract:High-Performance Computing (HPC) serves industry and research to provide answers to many of their questions. The number and size of the systems are increasing, especially with the recent rise of AI. The power consumption of the largest systems consumes tens of megawatts, which means high energy bills, CO2 emissions production, and investments in the infrastructure for power and heating management. The hardware accommodated in the HPC systems becomes more heterogeneous to provide higher energy efficiency, which creates pressure on code developers as well as its users, who must understand the hardware to get the performance out of it. The presentation will introduce MERIC, an energy-efficient software suite for HPC systems that provides services to administrators and users to monitor, manage, and optimize the power consumption of parallel applications and the whole system.
BIO:Dr. Ondřej Vysocký is a senior researcher and developer specializing in high-performance computing (HPC) and energy efficiency, with over 8 years of experience at IT4Innovations National Supercomputing Center. Currently leading the Energy Efficiency Research Group, focusing on tools for parallel applications' energy efficiency, HPC infrastructure monitoring, and power management co-design. Previously contributed to key Horizon 2020 projects like EUPEX, SCALABLE, MaX, and SPACE, and developed the MERIC runtime system for energy savings in complex HPC applications. Other career highlights include internships at Universita di Bologna and EPCC, where expertise in application performance modeling and visualization tools for HPC was honed. Educational achievements include a PhD in Computational Sciences from VSB - Technical University of Ostrava, with prior degrees in Information Technology from Brno University of Technology. Known for innovative contributions to projects like k-Wave and a strong background in Python, C, and MPI development, coupled with organizational leadership and outreach activities.
Designing Automatically the architecture of a CNN model
Abstract: Convolutional neural networks (CNNs) have shown outstanding performance for tasks involving grid-like structured data such as images and videos. The architecture of a CNN model comprises various types of layers, such as convolutional layers, activation layers, separable convolutional layers, pooling layers, and fully connected layers. Designing the optimal architecture of a CNN model for a particular task involves a huge discrete search space and is considered an NP-hard combinatorial problem. This problem is commonly known as Neural Architecture Search (NAS), and various approaches have been developed to solve it. An overview of these approaches will be given, and an efficient NAS technique will be discussed in detail. Finally, the potential future directions will be highlighted.
BIO:Dr. Muhammad Hussain is a Professor in the Department of Computer Science, King Saud University, Saudi Arabia. He received an M.Sc. and an M. Phil., both from University of the Punjab, Lahore, Pakistan, in 1990 and 1993 respectively. In 2003, He received a Ph.D. in Computer Science from Kyushu University, Fukuoka, Japan. He worked as Post-Doc researcher in Kyushu University from April 2003 to Sept. 2005 and received funding from Japan Science and Technology Agency (JST). He joined the Department of Computer Science, KSU, in Sept. 2005 as an Assistant Professor. His current research interests include Deep Learning, Image Forensics, Digital Watermarking, Medical Imaging (Mammograms, Diabetic Retinopathy, EEG Brain Signals, CT scans), Biometrics (Face recognition, Fingerprint Recognition, EEG Recognition). In these research areas, he two patents and has published more than 150 research papers in ISI indexed journals, and the proceedings of refereed international conferences. He has received several research grants from Japan Science and Technology Agency (JST), National Science Technology and Innovation Plan (NSTIP) of Saudi Arabia, and Research Center of College of Computer and Information Sciences, KSU, Deanship of Scientific Research, KSU. He is a member of editorial boards, advisor and reviewer of many famous ISI journals, international conferences and funding agencies. He was an Editor of Journal of Computer and Information Sciences, King Saud University (Elsevier) and has served on the program committees of various international conferences.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA), and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Debuggable Superscalar Architecture Generator for Network Applications with DDR and Malformed Packet Support
Known and guaranteed performance characteristics are essential in the majority of network applications.
Special care must be taken for generated superscalar hardware architectures that utilize DDR-like memories for 100G+ applications.
Complex hardware architectures with many buffers and cyclic paths are prone to performance oscillations under hard-to-model loads.
Current High-Level Synthesis (HLS) compilers (Dynamatic, PandA-bambu, VitisHLS, etc.) struggle with scalability in control-complex programs.
Various essential features like performance counters exacerbate the situation. The problem is deeply rooted in the architecture and IR of the compiler itself. This seemingly small detail is significant drawback and it forces architect to write HDL-like code in HLS, rendering HLS to be just an additional level of abstraction.
To address this, I developed a tool that allows for incremental HLS transformations to be applied in a controllable manner,
ultimately translating software like description to exposed threads where performance counters can be added for straightforward performance debugging.
With the current state of the tool, it is possible to compile a complete packet processing core with multiple packet classifier
tree and table algorithms mapped into various memories with satisfactory results and negligible development time.
This is possible thanks to optimizations from LLVM, Z3, and ABC, along with a custom threading optimization library and completely reworked Limited Bit-blasting, Bit Manipulation Idiom Recognizer, Loop Rotations and Merging, Sparse Value Propagation, If-Converter, IO Allocator, Scheduler, Register Allocator and more than 300 additional transformations.
However, shared memories in out-of-order infrastructure and exception handling can still significantly degrade compiler or hardware performance.
This is mainly due to internal code explosions, which can usually be mitigated with user-provided guidance for heuristics and can always be resolved by manually splitting the code into more threads with dedicated IO.
Flying like a superhero - first-person-view agent control using electrical brain signals
In my talk I provide an update on my curious proposition of a novel mental task for a non-invasive brain-computer interface (BCI) based on electroencephalography (EEG). Brain-computer interfaces, especially those based on EEG, are mainly used as the means of communication and interaction with the world for people with severe paralysis, but they also find their use in post-stroke rehabilitation. However, another potential usage of BCIs is that of an additional human-computer interface modality even for healthy individuals. My work falls in the latter category and aims to provide a separate channel of control of spatial positioning and navigation. In this talk I discuss the outcomes of my analysis of a publicly available dataset that I bent to sort of suit my needs.
Ultrasound Treatment Planning with Gradient-Based Optimization Using JAX
Optimizing ultrasound treatment planning is crucial for precise and effective therapies, such as High-Intensity Focused Ultrasound (HIFU). Traditionally, this process relies on manual transducer adjustments by experts, which are time-consuming and prone to limitations in precision. By utilizing JAX's automatic differentiation, we efficiently compute gradients to optimize treatment parameters, offering faster convergence and more precise results. Furthermore, the ease of porting simulations and optimization to a GPU enhances performance, allowing for more practical clinical application. While not yet achieving full real-time feasibility, this combination of autodiff gradients, complex simulations, and GPU acceleration could mean a significant step forward in making personalized ultrasound treatment planning faster.
Scalable HW-aware Neuroevolutionary Algorithms
In my dissertation, I deal with the techniques for the automated design of convolutional neural network (CNN) architectures. A special attention is paid to HW-aware NAS methods, which focus on the automated design of CNN architectures for devices with limited resources (power, memory, ...). In my work, I investigate the combination of HW-aware NAS methods and the use of approximate circuits (e.g. multipliers) in the convolutional layers of CNN models in order to further optimize the HW parameters. On this seminar talk, I intend to go through the individual milestones of my research, starting from the initial implementation of the CGP-based HW-aware NAS method called EvoApproxNAS, followed by the investigation and implementation of frameworks for HW parameter estimation/prediction on various HW architectures, to my most recent implementation of supernetwork based HW-aware NAS method called ApproxDARTS. To finish my talk I plan to introduce the final work plan for the remaining time of my PhD study.
Utilizing Regular Expression matching offload in Intrusion Detection Systems
String pattern matching is a compute-expensive problem that is present in many security applications today. With the increasing traffic this problem is becoming more relevant to optimize. This presentation will cover the approach that we proposed during my internship at UCLouvain university where we used a commodity network interface card with a built-in hardware offload for pattern matching.
Utilizing Cartesian Genetic Programming in Selected Biomedical Informatics Tasks
Cartesian Genetic Programming (CGP) is a valuable tool in fields where the explainability of solutions is essential, especially when hardware constraints like power consumption limitations exist. This presentation covers my recent research on two problems of biomedical informatics that require such solutions. The first part focuses on the multi-objective evolutionary design of explainable EEG classifiers for major depressive disorder and alcohol dependency disorder. The second part provides an overview of my internship at the University of York and my current work on the co-evolutionary design of classifiers for levodopa-induced dyskinesia and bradykinesia in individuals with Parkinson's disease.
Accelerating Two-dimensional Wave Propagation Simulations Using Pruned Fast Fourier Transform
Spectral methods are highly efficient for solving wave propagation problems due to their use of Fourier transforms, which provide exponential convergence with respect to grid resolution, resulting in highly accurate gradient estimation. However, due to the complexity of material boundaries, oversampling of the medium is often required to prevent stair-casing artifacts and phase shifts. In cases where a narrow bandwidth source or weakly heterogeneous media are used-such as organs in the human body, rock formations in the earth's crust, or metals in engineering structures-the spatial spectrum pressure distribution tends to be sparse. Based on this observation, we hypothesis that the use of Pruned FFT can significantly improve computational efficiency. As a proof of concept, we implemented the pruned FFT for gradient calculation in ultrasound wave propagation benchmarks using the k-Wave toolbox. Our results, tested on human head models with varying materials such as skull, skin, and brain tissue, demonstrated a 1.8x speedup compared to the dense FFT version, with only a marginal increase in error of around 4% on average. This performance improvement shows promise for enhancing the efficiency of spectral methods in ultrasound simulations and other wave-based applications.
Development of a Cross-modal Biomarkers-based Machine Learning Framework to Assess and Track the Cognitive Skills Impairments for Early Detection of Mental Health Issues
This research focuses on the development of a cross-modal, biomarker-based machine learning framework aimed at assessing and tracking cognitive skill impairments for the early detection of mental health issues. The framework integrates various data modalities such as facial expressions, speech patterns, writing, and physiological signals to provide a comprehensive analysis of cognitive performance. Machine learning algorithms are employed to detect subtle changes in cognitive functioning, which are critical for early diagnosis. The goal is to create an accessible, non-invasive tool that can assist clinicians in monitoring mental health conditions over time. This approach is expected to improve the accuracy and timeliness of mental health interventions.
Assessment of mental stress and anxiety from analysis of brain signals
This study explores the critical field of Assessment of brain signals for the classification of stress, anxiety, and depression. These prevalent mental health disorders impact a significant portion of the population, and our focus is on identifying pre-onset signals through key domains: Band Biomarkers, Asymmetry, Brain Connectivity, and Time-Domain Analysis. By analyzing these areas, we aim to identify reliable markers that support early detection, leading to improved management of these conditions. With around 70% of brain disorders linked to these domains, our review offers an in-depth analysis of current research, laying the groundwork for developing innovative methods to advance mental health diagnostics and care.
Exploring Neural Cellular Automata
In this presentation, we explore Neural Cellular Automata (NCA) with a primary focus on their application to semantic segmentation tasks. We demonstrate the innovative potential and adaptability of NCA in handling complex segmentation challenges. Our findings suggest that NCA not only offers a promising avenue for future research in semantic segmentation but also holds potential across various computational fields. Unlike traditional neural networks, NCA represents a novel computational model with unique characteristics and methods for controlling the learning process.
afft: multiplatform library for FFT-like transformations
Fast Fourier Transformation (FFT) and other related transformations are very demanding and time-consuming computations. There are many C/C++ libraries focusing on providing an efficient FFT implementation on a specific hardware such as CPUs, GPUs and others. However, their tight specialization implies low portability. If an application is supposed to be multiplatform, either a several versions of the program or a wrapper around the FFT must be written. The afft library is a modern C++17 wrapper library addressing this problem, allowing to use most of features offered by the backend libraries while providing extra layer of safety checks and other features.
Hybrid Methods in the Optimization of NP-Hard Problems
The exponentially increasing complexity of NP-hard problems does not allow for the use of conventional optimization methods considering current technologies. Achieving an acceptable solution quality for real-world problem instances is often possible only at the cost of significant computational resources and through suitable application-specific techniques (problem representation, heuristics). This presentation discusses my preliminary experiments with representation learning in metaheuristics, where, despite early efforts, no performance improvements have been observed so far. Nevertheless, I remain optimistic about future advancements. The second part of the presentation will focus on the Vehicle Routing Problem (VRP), my effort to identify popular VRP variants, and the methods used to solve them in recent literature, including a review of generic solvers usable on various VRP variants.
Integrating Evolutionary Approaches and Machine Learning for Enhanced Log Parsing and Anomaly Detection
This presentation investigates advanced techniques to enhance log parsing and anomaly detection through evolutionary and machine learning methods. Initially, we explore the automation of log parsing using evolutionary approaches and potential extensions. For anomaly detection, we plan to examine how various log parsing techniques influence accuracy and differentiate between template and parameter-level anomalies. Furthermore, there is an intention to implement interpretable detection methods for real-time applications.
Early Detection of Alzheimer';s Disease: Integrating EEG and MRI Biomarkers in Preclinical Stages
In this talk, we will explore the detection of early biomarkers for Alzheimer's disease (AD) using EEG and MRI data, focusing on the preclinical stages. We will review the challenges of identifying suitable datasets, particularly the scarcity of preclinical AD data, and discuss the dataset that forms the basis of this research. I will highlight findings from structural and functional MRI, particularly how brain atrophy and network changes manifest early in AD. Finally, we will examine how combining EEG with MRI data could improve our understanding of AD progression and enhance early detection efforts.
TransInferSim: Towards Fast and Accurate Evaluation of Embedded Hardware Accelerators for Transformer Neural Networks
Transformer neural networks represent the latest breakthrough in AI, outperforming models like CNNs and RNNs by utilizing self-attention mechanisms and enabling parallel processing of input sequences to better capture long-range dependencies in data. However, research on the design of energy-efficient hardware accelerators for fast execution of transformers is still in its infancy. The hardware needs to leverage massive parallelism, especially for processing multi-head attention operations. While accelerators for transformers are being discussed in the literature, efficient scheduling of cache operations has not yet been addressed. We introduce TransInferSim, a simulation tool for accurately estimating the energy consumption involved in accelerating these networks. This involves calculating performance metrics such as cycle counts, memory usage, and the number of memory accesses and computations. By combining this tool with the Accelergy tool, we can then estimate the energy consumption, execution time, and on-chip area. The proposed tool allows for the accurate determination of cache misses at different levels and with different victim selection policies. It supports different memory hierarchies and offers several strategies for scheduling operations on compute units. Consequently, we can optimize the architecture for a particular network, as demonstrated through multi-objective design space exploration to adjust the size of processing arrays.
Information on projects, publications and activities at DCSY
Introduction of new PhD students
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Nearly overhead-less multi-threaded controller synthesis for network applications
Current state-of-the art HLS compilers like DASS/Dynamatic require inter-thread communication data to be stored in buffers. This adds latency and extends duration of critical sections in multi-threaded controllers to levels which forbidding practical use. In this work, we show that it is possible to remove this restriction using Non-Oscillatory-Feedback-Path rewrite algorithm together with Model checking for stalls and flushes on handshake paths. For example, stateful filter application (~120CL in C++) can now be directly compiled for arbitrary Ethernet speed and Pkt/clk, BRAM/DDR4/HBM2 with pipeline synchronization logic formally verified and resource consumption expected for a hand written design. In contrast, the previous version of this example app contains additional ~6K CL of heuristic functions to compensate for fluctuations due to critical section realizations.
TBA
TBA
Hash-Based Pattern Matching Architecture
Constantly increasing speeds of network links push up requirements on the performance of network security and monitoring systems. Many network applications such as intrusion detection systems (IDSes) perform deep packet inspection and detect network threats using a ruleset with many signatures. Due to high computation complexity, network applications must use hardware acceleration to achieve wire-speed 100 Gbps throughput. Pattern matching - the most computationally intensive part of deep packet inspection, especially in IDSes - is usually accelerated in hardware. However, current hardware architectures use massive replication of memories and data structures and thus can support only small sets of signatures. To support large rulesets, fast approximate pre-filters can sift the network traffic and significantly decrease the load of further exact signature matching in software or hardware. Therefore, this thesis deals with designing a highly efficient hash-based pre-filtration architecture that replaces the complex signature matching with a significantly simpler short string matching. The pre-filter performs the matching by several parallel hash functions and a suitably shared set of memory blocks forming a hash table. Due to the lack of memory replication, hardware resources are efficiently utilized and the architecture supports large sets of signatures. The architecture also achieves a high level of pre-filtration and its throughput is scalable to hundreds of Gbps. In addition, the thesis further presents architecture optimizations focused on efficient hardware resources utilization and shows their benefits for an open-source IDS Snort acceleration system, Pigasus. Moreover, the proposed concept of hardware architecture is actively used in hardware accelerated network security and monitoring devices used by the Ministry of the Interior of the Czech Republic and has been transferred to a commercial company.
Detection of Material Surface Damage via Neural Network
The presentation explores the use of neural networks to analyse photographs of material surfaces and identify signs of damage such as cracks, corrosion, and wear. The results of neural networks will be discussed and compared with results achieved only via basic image processing techniques such as edge detection, Hough line transformation, image segmentation, etc. The presentation also describes datasets used for training.
Integrating density-aware correction into sound-speed propagation predictor
This presentation shows the update of the HelmNet model to a more straightforward predictor of ultrasound propagation. The updated predictor simplifies the model architecture while integrating density correction. Furthermore, by removing the recurrent approach, the predictive process is much streamlined and easier to train and run, making it more accessible.
ApproxDARTS: Differentiable Neural Architecture Search with Approximate Multipliers
Integrating the principles of approximate computing into the design of hardware-aware deep neural networks (DNN) has led to DNNs implementations showing good output quality and highly optimized hardware parameters such as low latency or inference energy. In this work, we present ApproxDARTS, a neural architecture search (NAS) method enabling the popular differentiable neural architecture search method called DARTS to exploit approximate multipliers and thus reduce the power consumption of generated neural networks. We showed on the CIFAR-10 data set that the ApproxDARTS is able to perform a complete architecture search within less than 10 GPU hours and produce competitive convolutional neural networks (CNN) containing approximate multipliers in convolutional layers. For example, ApproxDARTS created a CNN showing an energy consumption reduction of (a) 53.84% in the arithmetic operations of the inference phase compared to the CNN utilizing the native 32-bit floating-point multipliers and (b) 5.97% compared to the CNN utilizing the exact 8-bit fixed-point multipliers, in both cases with a negligible accuracy drop. Moreover, the ApproxDARTS is 2.3 times faster than a similar but evolutionary algorithm-based method called EvoApproxNAS.
Introduction of the 1st year PhD student
Introduction of the 1st year PhD student.
Mapping Cognitive Impairments and Biomarkers to Refine Mental Disorder Diagnosis and Intervention
In this presentation, I will present three objectives of my research. The first one focuses on developing a Cognitive Skills Impairment Map to improve the comprehension of mental disorders by correlating specific cognitive deficits with the diagnostic criteria established in the DSM-V. The research aims to enhance the precision of mental disorder diagnoses and provide a foundation for more effective intervention strategies. Additionally, it investigates candidate biomarkers that could signal the presence of mental health disorders, thus aiding in their early detection. By identifying these candidate biomarkers, the study seeks to facilitate prompt and targeted therapeutic measures. Furthermore, the selection of pertinent biomarkers associated with cognitive skills is examined to discern the underlying causes of cognitive impairments inherent in various mental disorders.
Assessment of mental stress and anxiety from analysis of brain signals
We delve into the critical domain of "Assessment of brain signals for the classification of stress, anxiety, and depression." These pervasive mental health disorders affect a substantial portion of the population, and our focus centers on the identification of pre-onset signals using pivotal domains: Band Biomarkers, Asymmetry, Brain Connectivity, and Time-Domain analysis. By examining these domains, we aim to uncover reliable markers that can facilitate early detection and ultimately, improved management of these disorders. With approximately 70% of brain disorders originating from these domains, our review provides a thorough exploration of the current state of research and paves the way for developing innovative approaches to enhance mental health diagnostics and care.
Multi-objective Evolutionary Design of Explainable EEG Classifier
As EEG is non-invasive and increasingly more available and cost-effective, it is being used in a growing number of fields. However, the conventional classification using machine learning methods requires a difficult manual selection of features. Deep learning techniques do not require manual feature selection but do not provide explainable solutions required for biomedical applications. The presented work aims to create an automated method for the evolutionary design of explainable EEG classifiers through a combination of genetic algorithm, traditional approaches for classifier design, and multi-objective design techniques to achieve a good trade-off between the number of features and classification accuracy.
Techniques for Efficient Fourier Transform Computation in Ultrasound Simulations
Noninvasive ultrasound surgeries represent a rapidly growing field in medical applications. Preoperative planning often relies on computationally expensive ultrasound simulations. This paper explores methods to accelerate these simulations by reducing the computation time of the Fourier transform, which is an integral part of the simulation in the k-Wave toolbox. Two experiments and their results will be presented. The first investigates substituting the standard Fast Fourier Transform (FFT) with a Sparse Fourier Transform (SFT). The second approach utilises filtering of the frequency spectrum, inspired by image compression algorithms. The aim of both experiments is to find a suitable method for accelerating the Fourier transform while utilising the sparsity of the spectrum in acoustic pressure. Our findings show that filtering offers significantly better results in terms of computation error, leading to a substantial reduction in overall simulation runtime.
Pallet packing and other challenging problems in freight transportation
Finding optimal solutions for NP-hard problems typically requires exponential time. Many problems faced in freight transportation are NP-hard and need approximate algorithms to produce feasible solutions in a reasonable timeframe. This presentation delves into the heuristic solution of the classical pallet packing problem and discusses its real-world challenges, together with a few other related research areas. Automating and further improving key processes in freight transportation can produce time, cost, and environmental benefits.
Unlocking the secrets of Zero-Knowledge proofs
Abstract: Zero-knowledge proofs (ZKP) allow a prover to prove a claim such that the verifier learns nothing but the correctness of the claim. Succinct ZKP are ZKP where the size of the proof is exponentially smaller than the prover's input. The latter has seen a growing interest in blockchain applications in recent years. The talk will give a short introduction to ZKP and how they are constructed. We will touch on the blockchain application and the computational burden in generating these proofs.
BIO: Barak holds a Ph.D. in mathematics from the University of Auckland and held a postdoctoral position at the University of Pennsylvania, where his research was on public key cryptography, especially post-quantum cryptography. Barak was a researcher at Matter Labs, a team building zero-knowledge-proof solutions for blockchain applications, and is now leading the research efforts at Maya-ZK, a team that specialises in hardware acceleration for zero-knowledge proofs.
Advancements and Challenges in the Clinical Diagnosis of Alzheimer's Disease: A Focus on EEG Biomarkers
The presentation examines the current state of Alzheimer's Disease (AD) diagnosis, focusing on the limitations of traditional clinical methods and the potential of EEG as a diagnostic tool. We discuss the challenges in AD diagnosis, including issues with early detection and accuracy, and introduce EEG's capabilities in analyzing signal complexity and brain networks for identifying preclinical AD. The aim is to highlight EEG's emerging role in enhancing AD diagnosis within clinical settings.
Exploring Quantization and Mapping Synergy in Hardware-Aware Deep Neural Network Accelerators
It is well known that memory accesses to external memory (DRAM) require orders of magnitude more energy than accessing the on-chip memory subsystem. With that in mind, this work addresses the challenge of achieving energy-efficient execution of deep neural network (DNN) models on specialized hardware accelerators. Specifically, we delve into the synergy between model optimization using quantization and its scheduling for execution on an accelerator. For this purpose, we implemented an automated quantization framework employing the NSGA-II algorithm for multi-criteria optimization. By extending the state-of-the-art analytical tool Timeloop with support for data quantization, we explore the previously hidden space of model-to-HW mappings. This enables us to guide the multi-criteria optimization and achieve good quality tradeoffs between model accuracy and hardware parameters. We show that the Timeloop extension greatly impacts the overall energy consumption and latency by reducing the required number of memory accesses. On the Eyeriss accelerator and MobileNet V1 model, we were able to reach up to 37% energy reduction without any accuracy drop.
Leveraging AI for Enhanced Log Analysis
Log analysis is crucial for maintaining system health, security, and performance. Artificial Intelligence (AI) techniques provide promising solutions for automating and improving log analysis. The research tasks involve detecting types of logging devices, extracting event templates from logs, identifying anomalies, mapping IDs across different sources, and using Large Language Models (LLMs) for rule generation or query building. By leveraging AI, organizations can enhance efficiency, accuracy, and proactive management of log data.
AFFT: DFT and DTT library for MATLAB
Discrete fourier and trigonomic transformations are elementary tools used in signal processing and analysis. We will present you the progress on the AFFT library which extends MATLAB's current FFT capabilities while providing extra performance and functionality.
Exploring NCA Dynamics: Semantic Segmentation and Cell Communication
This work presents our investigation into Neural Cellular Automata (NCA) through two focused experiments. Initially, we examine the application of NCA in semantic segmentation, showcasing its potential as an innovative method. Our findings highlight the versatility of NCA in adapting to complex segmentation tasks, suggesting a promising direction for future research. Concurrently, we explore the role of cell-to-cell communication within NCA systems. This exploration reveals the significant influence of intercellular interactions on system behavior and evolution, emphasizing the importance of communication dynamics in shaping NCA performance. Through these experiments, we aim to contribute to the understanding of NCA mechanisms and their application potential in computational models.
A NUR-LFB method study: accelerating real-life simulation cases
A recent paper by Jean-Francois Aubry, Oscar Bates, Christian Boehm, et al. explores the intercomparison of various compressional wave models on a series of benchmarks relevant to transcranial ultrasound (TUS). Using the selected benchmark, we will show that such simulations can be (a) computed efficiently in parallel using the LFB method and (b) further optimized using Non-Unifiorm Resolution (NUR) modification. We will also discuss the accuracy of the approach in detail.
UNIGOU Exchange Program
Brazilian student Hayder Matos Batista Sobrinho, from Federal University of Minas Gerais â UFMG, participates in a voluntary short-term INCBAC-UNIGOU (https://www.incbac.org/) research program at UPSY FIT BUT.
Efficient Computational Algorithms and Artificial Intelligence (AI) solutions for video processing dedicated FPGAs
Abstract: Several algorithms for calculating square roots and inverse square roots have been developed. These are oriented on normalized floating point numbers for single and double accuracy. The fast inverse square root (FISR) method will be presented. The Householder iteration method is applied here. The algorithm performs one multiplication operation less without losing accuracy. Many applications of Artificial Intelligence based inferencing are still in the research phase. In this talk, we will introduce the Vitis Video Analytics Software Development Kit framework (Xilinx), which focuses on video processing applications for inference from the video stream. We will discuss a set of Software plug-ins and Hardware IPs dedicated to Xilinx ZCU104 platform that are provided to FPGA designers to develop their solutions and applications.
BIO: Mariusz WĂŞgrzyn received an M.Sc. degree in Electronics and Telecommunications, specialization: microelectronic circuit design from GdaĂąsk University of Technology, Faculty of Electronics, Computer Science and Telecommunications in 2002. From 2002 to 2019, he worked mainly in the industry as an engineer in companies such as Chipidea in Lisbon, Portugal; Evelux, Iskra, and Jozef Stefan Research Institute in Ljubljana, Slovenia; Alpha Microelectronics in Frankfurt (Oder), Germany; and Evatronix in Bielsko-BiaÂła, Poland. In 2021, he received a PhD. degree in Electronics from AGH University of Science and Technology in Krakow. From 2020 to 2021, he was employed as an assistant at the Faculty of Electrical and Computer Engineering, Krakow University of Technology. Currently, he is an assistant professor at the same Faculty.
Evolution of Cryptographically Sound Boolean Functions
Based on its intended use, a cryptographically sound Boolean function needs to possess some combination of various cryptographic properties. The main factor limiting the quality of a Boolean function is the number of its input variables. Simply put, the larger the function is, the more secure it can be. Contemporary methods of Boolean function design either scale poorly or are able to create only a small subset of all functions with the desired properties. In this talk, I present the research summary of my Ph.D. thesis about new and more efficient methods of Evolutionary design of cryptographically sound Boolean functions. This includes the examination of several variants of genetic programming, genetic operators, replacement strategies, objective functions, and methods of parallelization, as well as the development of a new method of evaluating the cryptographic properties of a Boolean function to enable the use of semantic genetic operators.
Windower: Feature Extraction for Real-Time DDoS Detection Using Machine Learning
Distributed Denial of Service (DDoS) attacks are an ever-increasing type of security incident on modern computer networks. To tackle the issue, we propose Windower, a feature-extraction method for real-time network-based intrusion (particularly DDoS) detection. Our stream data mining module employs a sliding window principle to compute statistical information directly from network packets. Furthermore, we summarize several such windows and compute inter-window statistics to increase detection reliability. Summarized statistics are then fed into an ML-based attack discriminator. If an attack is recognized, we drop the consequent attacking source's traffic using simple ACL rules. The experimental results evaluated on several datasets indicate the ability to reliably detect an ongoing attack within the first six seconds of its start and mitigate 99% of flood and 92% of slow attacks while maintaining false positives below 1%. In contrast to state-of-the-art, our approach provides greater flexibility by achieving high detection performance and low resources as flow-based systems while offering prompt attack detection known from packet-based solutions. Windower thus brings an appealing trade-off between attack detection performance, detection delay, and computing resources suitable for real-world deployments.
Fault-tolerant FPGA reconfiguration controller
Fault tolerance is necessary for circuits operating in critical environments such as space, where radiation causes changes in logic levels. Therefore, I will present my work on a reconfiguration controller, a key component for repairing an FPGA after detecting such faults in its configuration memory. I am also working on increasing the resilience of the reconfiguration controller itself.
High-speed stateful packet processing
Abstact: Stateful network functions are critical in modern high-speed data networks, enabling dynamic management of data packets based on their history within the network. This capability is essential for tasks such as load balancing, traffic management, and monitoring, which require real-time processing and decision-making based on the state of the network traffic. Despite their importance, implementing these functions efficiently in high-speed networking environments presents significant challenges. This talk will cover multiple works addressing these challenges. At the heart of the proposal, we present RIBOSOME, a novel system based on programmable switches that leverages unused external memory using RDMA to store packet payload while processing packet headers on devices like CPUs or FPGAs. RIBOSOME effectively utilizes spare bandwidth from connected servers, demonstrating processing of 300G "worth of traffic" with stateful operations like firewalls and packet schedulers on a single machine. This machine, therefore, receives headers of packets comprising millions of new flows per second, which presents a challenge to maintain state. We evaluate different implementations of connection tracking techniques in software on modern multi-core machi We then seek help from the Network Interface Card (NIC) itself. We examine the performance implications of offloading connection tracking to these so-called SmartNICs. The study reveals that while NICs can support high throughput, they struggle with operations involving frequent updates to the packet classifier, a necessity for connection tracking. Those limitations significantly reduce throughput and even complete service denial, highlighting the need to select the connections that will be offloaded carefully. We finally explore techniques to leverage the NIC to assist in connection tracking for elephant flows.
CV: Tom Barbette is an Assistant Professor at UCLouvain in Belgium and in his research, he focuses primarily on high-speed networking and acceleration of network functions. After completing his Ph.D., he continued to a 3-year post-doc at the Networked Systems lab of Dejan Kostic at KTH, Sweden, which was followed by a year post-doc at the IP Networking Lab at UCL, Belgium. His work in areas such as efficient load balancing (RSS++, Cheetah), packet processing optimization (PacketMill, Packet Order Matters, Ribosome), and advanced network scheduling (Reframer) has been recognized and presented at prestigious conferences like NSDI, CoNEXT, and ACM SIGCOMM. His aim is to innovate the Internet with new but backward-compatible features based on novel programmable network infrastructure, such as SmartNICs and P4.
Link with slides: Download
Improving scalability of a architecture generator for network applications
Multi-terabit fiber optic transceivers were demonstrated, yet, it is challenging to implement stateful traffic filter for networks in 100G+ range. For this type of application, the off-chip DDR is required, which has non-deterministic access time. The implementation of a fully in-order architecture comes at a prohibitively large cost or severely constrained throughput. While this alone significantly complicates design, the off-chip memory controllers also exhibit various performance constraints and interface types, which significantly reduces the portability of the design and flexibility in general. With current high-level synthesis (HLS) techniques, it is required to describe design in a structural way, because otherwise compilation time is the infeasible. Structural description still has the problem of flexibility and portability.
In this work, I created a custom vectorizer, if-converter and scheduler for a HLS framework. The new approach allows for stream aware loop unrolling, bit-mask and bit-count patterns optimizations. Proposed optimizations prevent code explosion and extract complicated patterns early, making it possible to compile software-like programs without overhead in a reasonable time. This means that it is now possible to compile stateful filters for various interfaces and memory types, including segmented buses, AXI4, CHI, AvalonMM.
Flying like a superhero - first-person-view agent control using electrical brain signals
Is it possible to fly a drone in a first-person perspective by just "feeling" how I want to move in the environment next without having a probe implanted in my brain? Probably not. But I am trying it anyway.
In my talk I will introduce the topic of my dissertation by explaining this curious proposition of a novel mental task for a non-invasive brain-computer interface based on electroencephalography (EEG). The overarching ultimate goal is to provide a means of control of various agents in virtual or real settings. These agents could be things like computer game characters, robotic arms or UAVs. Basically anything for which it makes sense to have an onboard camera and first-person-view control. Literature review showed some promising related research supporting feasibility but not much research is there that would provide directly usable data. I describe three parts of my research that take that into account and lead to the ultimate goal: stimulation only - focusing on perception alone, task - focusing on the intent and imagination instead, and usable BCI with online processing and classification of task-related EEG - where the focus is online processing and feedback.
TBA
Did not responded
Evolutionary Exploration of a Neural Network for Predicting Ultrasound Propagation
The search for the optimal treatment plan in a focused ultrasound-based procedure is a complex multi-modal problem. It aims to deliver a solution within a clinically relevant time frame while maintaining precision above a critical threshold. We must balance clinical speed with precision. Machine learning offers a promising solution, as a recent neural predictor for acoustic skull propagation speeds up simulations significantly. To delve deeper into the design, we attempted to improve the solver using an evolutionary algorithm, questioning the significance of different building blocks. By utilizing Genetic Programming, we significantly enhanced the solution, resulting in a solver with approximately an order of magnitude better Root Mean Square Error (RMSE) for the predictor, all while still delivering solutions within a reasonable time frame. Additionally, a second study explored the impact of multi-resolution encoding on network precision, offering insights for further research on memory blocks and convolution kernel sizes in Partial Differential Equation (PDE) Recurrent Convolutional Neural Network (RCNN) solvers.
Differential Neural Network Architecture Search Employing Approximate Multipliers
As part of my dissertation work, I have recently been most interested in a differentiable approach to the automated design of convolutional neural network (CNN) architectures, called Differentiable Neural Architecture Search (NAS). The implemented solution is based on an existing method called DARTS (Differentiable Architecture Search) and was implemented by a student as a bachelor thesis. In this work, the original DARTS method was extended by the use of approximate multipliers in convolutional layers of CNNs in order to find the optimal tradeoff between accuracy and HW parameters of resulting CNN architecture. This method represents an alternative approach to NAS based on the evolutionary computing techniques that I have covered before and directly builds on my previous research.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Utilizing Cartesian Genetic Programming to Enhance Polygenic Risk Score Calculation
The polygenic risk score (PRS) has proven to be a valuable tool for assessing an individual's genetic predisposition to phenotype (disease) within biomedicine in recent years. However, traditional regression-based methods for PRS calculation have limitations that can impede their accuracy and predictive power. In this presentation, I will show you some of the work done as part of the interfaculty IGA project focused on the use of PRS in plant cultivation. More precisely, a comparison between conventional PRS calculation and the proposed method using Cartesian Genetic Programming (CGP) as a way to overcome the limitations of traditional regression techniques and improve the accuracy of PRS prediction.
Exploring the impact of coefficient removal on the precision of wave propagation simulations
Over the past several months, I have been actively engaged in two projects. Firstly, I worked on the creation of a MATLAB wrapper for the FFT (Fast Fourier Transform) library. The primary objective was to assess the impact of removing a specific percentage of coefficients from a signal and observe its effect on the precision of the simulation. The goal is to gain insights into the accumulated error during wave propagation simulations when a given percentage of coefficients is removed from the signal. Additionally, another objective is to determine the overall sparsity of the signal during wave propagation simulations. Furthermore, I participated in the development of a new dashboard for the k-Dispatch system. This involved designing and implementing a user-friendly interface with various UI widgets to display relevant statistics based on user requirements. The dashboard aimed to provide a comprehensive overview of the system's performance and facilitate efficient decision-making.
Transferring Intrusion Detection/Prevention Systems to Shared-Nothing Architecture
High-speed networks require effective intrusion detection and prevention systems (IDS/IPS) like Suricata to empower cybersecurity teams in managing vast volumes of traffic. Current IDS/IPS architectures employ a shared-everything model, distributing data across multiple cores while utilizing locks and mutexes for synchronization. This design has facilitated a rapid integration of features, however at the expense of optimal performance and non-linear scalability. Transitioning towards a high-performance-centric architecture, this presentation explores the potential of adopting a shared-nothing architecture, a paradigm where individual CPU cores operate independently with minimal or no interaction. This model is known for enhancing performance and scalability, albeit with certain limitations. Its applicability to complex systems like IDS/IPS may not always be straightforward or even feasible. This presentation therefore presents and analyzes the challenges and outlines paths for future work.
Comprehensive Review of Mental Disorders: Cognitive Impairments and Biomarker Associations
Mental disorders encompass a broad spectrum of conditions, manifesting various cognitive, emotional, and behavioral symptoms. Understanding the intricate link between the clinical manifestations and their underlying causes remains at the forefront of neuroscientific research. This talk will delve into a comprehensive review of prevalent mental disorders and the associated cognitive and functional impairments.
Assessment of mental stress and anxiety from analysis of brain signals
We delve into the critical domain of "Assessment of brain signals for the classification of stress, anxiety, and depression." These pervasive mental health disorders affect a substantial portion of the population, and our focus centers on the identification of pre-onset signals using pivotal domains: Band Biomarkers, Asymmetry, Brain Connectivity, and Time-Domain analysis. By examining these domains, we aim to uncover reliable markers that can facilitate early detection and ultimately, improved management of these disorders. With approximately 70% of brain disorders originating from these domains, our review provides a thorough exploration of the current state of research and paves the way for developing innovative approaches to enhance mental health diagnostics and care.
Intelligent inspection and measurement of cylindrical cross section cavities with prediction of state changes
The presentation describes the damage that can occur in the tank gun barrel and the reasons for their occurrence. The presentation also describes the device for surface inspection of the tank gun barrel. The device is used to locate damaged areas in the tank gun barrel. It also presents several images of damaged areas obtained with this device. The work also presents a newly developed algorithm that automatically detects damaged areas in the images obtained in this way.
Wolfram Mathematica, a powerful tool for computation, prototyping, teaching and result presentation
Abstract:
Wolfram Mathematica stands out as a powerful tool for computation, teaching and presentation. It holds the industry-leading position in data processing and visualization. Built on the versatile, functional Wolfram Language, it excels as an efficient tool for application prototyping and problem solving. The product boasts completeness, consistency and stability, requiring no intricate setup or compatibility adjustments. Its extensive library comprises a rich array of methods, algorithms and tools encompassing virtually all applications and scientific disciplines.
In this presentation, we will showcase its fundamental functionalities and explore both simple and advanced applications across various research fields. This includes areas like machine learning and evolutionary computation, not limited to academia but also extending to industrial applications.
Learning the Wolfram Language is a swift and intuitive process, thanks in part to its unique help system, which is built around interactive example notebooks that can be modified and re-evaluated as needed to better understand the topic. With this approach, researchers need not to be seasoned software developers; they can focus entirely on addressing the core problem and delivering a compelling presentation of the results.
Information on projects, publications and activities at DCSY
Candidate for the post of Dean, programme introduction
Candidate for the post of Dean, programme introduction
The Quest for Hardware Support in Network Telemetry
Abstract: The possibility to programmatically add new functionality to network data planes has lately opened new exciting research directions. In this talk, I will present some of the work I have been doing towards rethinking the role of programmable switches when developing scalable network telemetry systems. I will discuss challenges and opportunities when dealing with the design of algorithms that aim at reducing the cost of network processing and data collection as much as possible. I will then conclude my talk with open research questions and considerations on how, in the future, programmable switches shall better support better advance network visibility.
BIO: Gianni Antichi is an Associate Professor at Dipartimento Elettronica, Informazione e Bioingegneria of Politecnico di Milano (Italy) and Senior Lecturer (Associate Professor) at the School of Electronic Engineering and Computer Science of Queen Mary University of London (United Kindgom). His research interests sit at the intersection of networks and systems and the goal is to develop hardware/software co-designs to improve performance and efficiency of end-host applications as well as packet-processing programs. He received a PhD in Information Engineering from the University of Pisa (Italy). His awards include the best paper at ACM SIGCOMM 2017, the ACM SOSR system 2019 as part of the NetFPGA program, the EPSRC New Investigator and the Facebook Networking Systems Research RFP in 2020.
Abstract: Intracerebral and high-density scalp electroencephalography are techniques that enable study electrical activity of human brain. To study electrophysiological brain activity during cognitive tasks and rest is essential to understand the underlying neural substrate of both normal brain functioning and disorders of mind. Projects that uncover electrophysiological correlates of normal cognitive functions as well as abnormalities in psychiatric disorders will be introduced in the lecture.
BIO: During the first 15 years of her research efforts, dr. Alena Damborská worked on functional organization of human brain using intracerebral electroencephalography (EEG) employing technique of event-related potentials. Her research focused on identification of neural substrate of cognitive functions, building upon her medical backgrounds and expertise in neuroscience and physiology. In the last few years, her work is focused on psychiatric disorders using high-density scalp EEG employing microstate approach. Dr. Damborská has contributed to the field of neuroscience by providing evidence for involvement of different brain structures in cognitive functions (Clinical neurophysiology, 2016) and by identifying electrophysiological correlates of functional brain abnormalities in affective disorders (Scientific Reports 2020, Frontiers in Psychiatry 2019). In her current work, Dr. Damborská extends her interest in cortico-subcortical interactions studied with simultaneous intracerebral and scalp EEG (Brain Topography 2021).
|
Date |
Speaker |
|
5th May 2023 |
Kučera J., Orsák, M., Tisovčík, P., Pánek, R. |
|
12th May 2023 |
Hussain, Y., Zaheer, M.A., Šišmiš, L., Bardonek, P., Fukač, T., Kekely, M., Kocnová, J. |
|
19th May 2023 |
Olšák, O, Chlebík, J., Kadlubiak, K., Hurta, M., Piňos, M., Husa, J. |
Evolutionary Optimization of a Focused Ultrasound Propagation Predictor Neural Network
The search for the optimal treatment plan of a focused ultrasound based procedure is a complex multi-modal problem, trying to deliver the solution in clinically relevant time while not sacrificing the precision bellow a critical threshold. To test a solution, a multitude of computationally expensive simulations need to be evaluated, often thousands of times. Recent renaissance of machine learning could provide a solution to this. Indeed, a state-of-the-art neural predictor of the Acoustic Propagation through a human skull was published recently, speeding up the simulation significantly. The utilized architecture, however, could use some improvements in precision. To explore the design more deeply, we made an attempt to improve the solver by use of an evolutionary algorithm, challenging the importance of different building blocks. Utilizing Genetic Programming, we managed to improve their solution significantly, resulting in a solver with approximately an order of magnitude better RMSE of the predictor, while still delivering solutions in reasonable time frame. Furthermore, a second study was conducted to gauge the effects of the multi-resolution encoding on precision of the network. These results are showing promising topics for further research on the effects of the memory blocks and convolution kernel sizes for PDE RCNN solvers.
EvoApproxNAS - HW-aware NAS employing approximate multipliers
In my dissertation, I deal with the techniques for the automated design of convolutional neural network (CNN) architectures using multi-criteria evolutionary optimization algorithms. I pay special attention to HW-aware NAS methods, which focus on the automated design of CNN architectures for devices with limited resources (power, memory, ...). In my work I investigate the combination of HW-aware NAS methods and the use of approximate circuits (e.g. multipliers) in the convolutional layers of CNN models in order to reduce the energy consumption. Recently I have been working on the adaptation of a super-net based HW-aware NAS method called Once-for-all. This approach addresses multiple problems associated with NAS such as the candidate CNNs evaluation, CNN performance prediction, and many more in order to achieve the SotA CNN model architectures for mobile devices.
Analysis of TLS Prefiltering for IDS Acceleration
Network intrusion detection systems (IDS) and intrusion prevention systems (IPS) have proven to play a key role in securing networks. However, due to their computational complexity, the deployment is difficult and expensive. Therefore, many times the IDS is not powerful enough to handle all network traffic on high-speed network links without uncontrolled packet drop. High-speed packet processing can be achieved using many CPU cores or an appropriate acceleration. But the acceleration has to preserve the detection quality and has to be flexible to handle ever-emerging security threats. One of the common acceleration methods among intrusion detection/prevention systems is the bypass of encrypted packets of the Transport Layer Security (TLS) protocol. This is based on the fact that IDS/IPS cannot match signatures in the packet encrypted payload. The presentation provides an analysis and comparison of available TLS bypass solutions and proposes a high-speed encrypted TLS Prefilter for further acceleration.
Ensuring fault-tolerant of FPGA system
Fault tolerance is essential for the use of FPGA systems in harsh environments. The FPGAs are prone to radiation, which causes configuration memory changes, and so damages the implemented circuit. These faults are known as Single Event Upsets. I focus on utilizing Dynamic Partial Reconfiguration of FPGA to restore correct function. Now I am looking for a suitable application to show the benefits of reconfiguration for FPGA system resilience. The classification of packets seems to be appropriate because the internet is currently being developed via satellites.
Fault-Tolerant Systems Design Automation
Specific digital systems exist that must maintain a high level of reliability. They must withstand the presence of naturally-emerging faults. A non-negligible portion of such systems is based on Field Programmable Gate Arrays (FPGAs). Different approaches to increasing the reliability of a digital system exist, including the mechanisms of the so-called Fault Tolerance (FT). The FT tries to mitigate the consequences of a potential fault within one or more system components.
In this presentation, I will present the complete design flow, which automatically transforms a finished FPGA design into its FT version. The design must be described in a Hardware Description Language (HDL), and its FT version is created by incorporating FT mechanisms into the description code. VHDL and C++ (combined with HLS) are currently supported. The resulting FT design is based on single or multiple optimization criteria (e.g., maximal mean time to failure and minimal power consumption). The proposed design flow emphasizes its generality, which allows the reusability of specific methods among various description formats, languages, and abstraction levels (e.g., the support for a new HDL can be added without the need to modify the other parts of the automation flow).
Multi-objective Design of Energy-Efficient HW Accelerators for LID Classifiers
Taking levodopa, a drug used to treat symptoms of Parkinson's disease, is connected with severe side effects known as Levodopa-induced dyskinesia (LID). LID is challenging to classify during a short period of a physician's visit. A low-power wearable classifier enabling long-term continuous LID classification would thus significantly help with LID detection and dosage adjustment. Presented work deals with the multi-objective design of energy-efficient hardware accelerators of LID classifiers that can be implemented in wearable devices. It introduces and evaluates multiple improvements to the current state-of-the-art method. These improvements include sub-byte date representation, elimination of required register circuits and a fast and accurate energy consumption estimation method. Efficient energy consumption estimation allows the inclusion of energy consumption directly in the evolution process. The multi-objective design problem (with a trade-off between accuracy and energy consumption) is then solved by introducing constraints on energy consumption and thus transforming it into a single objective problem. Proposed improvements allow the design of a wide range of high-quality solutions and significantly reduce their energy consumption.
The ultrasound wave propagation simulation using the sparse Fourier transform
In the k-Wave toolbox, spectral methods are used to compute the set of differential equations describing wave propagation simulation. Therefore the fast Fourier transform is used to transform the solution into a spectral domain. This transformation takes a significant part of the simulation time step. The results of our implementation of the 2D sparse Fourier transform using AAFFT 0.9. have shown that the domain is sparse in the spectral domain. Thus there is no need to compute all coefficients in the spectral domain. In the 3D domain, the average speedup is 2.5 using the sparse Fourier transform against the fast Fourier transform and holding the L-infinite error below 10.0E-10. These results have shown that it is possible to use the sparse Fourier transform in ultrasound wave propagation to reduce simulation time while holding the required accuracy, i.e., L-infinite error.
AI in Neuroimaging - the Way Forward
In my talk, I will discuss research projects I am working on, focusing on two of the following: 1)Development of AI-based framework for classification, segmentation, and survival prediction of rain tumors using brain MRI. 2) Sentiment classification of functional MRI (fMRI) data collected during naturalistic stimuli of movie watching using labels generated with natural language processing (NLP). A brief description of these studies is provided below:
Brain tumor is one of the deadliest diseases in the world due to its increase mortality rate in all age groups. Being inside the brain this tumor can cause additional issues such as headaches, seizures, hearing & vision changes, personality & behavior changes etc. based on its location in the brain. There is a need to develop a framework to assist clinicians at various stages of brain tumor treatments. I will talk about a study in which we developed an AI-based framework to assist clinicians in segmentation of brain tumor, in classifying its types, and in predicting survival of a brain tumor patient. We utilized multi-task learning (MTL) using deep neural networks to establish our framework. In MTL, we trained a single model to learn and complete all tasks at once. The advantage of this approach is fast processing, which would be needed for real time analysis of the scans by clinicians.
Our brain is influenced by our environment and is shaped by what we see, hear, and read. The movie we watch, the song we listen to, and the text we read are called 'naturalistic stimuli' and they influence our brain functions resulting in changes in our behavior and mood. Wide spread of COVID-19 during last two years has tremendously increased the usage of these stimuli increasing their influence and subsequent issues such as stress, depression, and anxiety. There is an urgent need to comprehend the relationship of these stimuli and our sentiments/emotions (using neuroimaging data) to make intelligent choices about what to watch and listen to. There are many open-access fMRI datasets available, collected under naturalistic conditions, that can be used for this comprehension. However, most of these datasets are not labelled limiting their use in supervised learning paradigm. Our study is an initial step towards circumventing this issue by generating labels using subtitles of the movie for fMRI data classification. We used NLP-based basic sentiment analyzers such as VADER and TextBlob to generate labels of various scenes in a movie based on the subtitles. Subsequently, we used these labels on fMRI images to classify sentiments from them using basic ML/AI algorithms.
Introdction of 1st year student
My name is Yasir Hussain and I am from Pakistan. In 2019, I completed my Master's degree in Electrical Engineering. During my master's program, I conducted research on speaker recognition using MFCC, which is a well-known technique in the field of speech processing. I do not have any specific hobbies. Through my Ph.D. program, I aim to develop an algorithm to analyze multimodal data from IoT devices for real-time mental health analysis, diagnosis, and prediction.
Introdction of 1st year student
My name is Asad Zaheer and I am from Pakistan. I completed my Master's degree in Computer Science. During my master's program, I conducted research on seizure detection from EEG signals. I do not have any specific hobbies. Through my Ph.D. program, my thesis topic is "Assessment of mental stress and anxiety from analysis of brain signal"
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Hash-Based Pre-Filter for IDS
Constantly increasing speeds of network links push up requirements on the performance of network security and monitoring systems, especially intrusion detection systems (IDSes). IDSes perform deep packet inspection and detect network threats using a ruleset with many signatures. Due to high computation complexity, IDSes must use hardware acceleration to achieve wire-speed 100 Gbps throughput. Pattern matching - the most computationally intensive part of packet processing in an IDS - is usually accelerated in hardware. However, current hardware architectures use massive replication of memories and data structures and can support only small sets of signatures. To support large rulesets, fast approximate pre-filters can sift the network traffic and significantly decrease the load of further exact signature matching in software or hardware. Therefore, we have designed a highly efficient hash-based pre-filtration architecture that replaces the complex signature matching with a significantly simpler short string matching. The pre-filter performs the matching by several parallel hash functions and a suitably shared set of memory blocks storing short strings. Due to the lack of memory replication, hardware resources are efficiently utilized. The architecture achieves a high level of pre-filtration, supports large sets of signatures, and its throughput is scalable to hundreds of Gbps. Moreover, we have designed further optimizations focused on efficient on-chip memory utilization and shown their benefits for an open-source IDS Snort acceleration system, Pigasus. The hash-based pre-filter achieves up to 97% better level of pre-filtration and up to 1557 times more efficient memory utilization.
Description of data coherency handling constraints for C to VHDL translation using program
External memories that are potentially useful for network applications are usually controlled through the bus with a complex protocol and high latency. This tends to make HDL designs with external DDR/HBM hard to maintain and extend. The HLS is a commonly used technique for translation of high-level languages into hardware design. In the HLS tool, the support for some specific bus is usually hardcoded, and the user can only use pragmas to indirectly tune behavior during synthesis. This is a problem for net. apps. because coherency handling is complex and often unique to an application. To avoid this issue, we use an API to scheduling stage of compilation, where the user program resides in dataflow form. In this format, we lower the high-order bus operations to implement bus protocol. Then we use the reachability database to query for specific parts that are subject to data coherency handling. And then finally implement the handler in cooperation with the scheduler. As a consequence, out-of-order processing or write forwarding can be described with the same trivial user code and several straight-forward lines of constraints that can be shared among other apps.
Semantic Mutation Operator for Fast and Efficient Design of Bent Boolean Functions
Bent Boolean functions (functions that possess optimal non-linearity) are one of basic cryptographic primitives, suitable for construction of S-boxes and other Boolean functions with additional cryptographic properties. To be secure, Bent functions must have sufficiently large number of inputs and non-trivial internal structure. There are two main ways of how to construct these functions, evolutionary, which struggles to find functions with sufficiently large number of inputs due to the exponentially growing size of the truth tables involved, and analytical, which creates functions with predictable internal structure. To improve upon both these approaches, we use genetic programming to provide a complex internal structure, and combine it with a semantically oriented mutation operator, which uses analytical knowledge to avoid disruptive mutations and overcome local optima. As a result, we achieve seven-fold reduction in both the number of evaluations and the computation time, and outperform all other competing evolutionary approaches.
Evaluation of Interpolation Approaches for Multi-resolution LFB method
A key component allowing for multiple resolutions in the Local Fourier Basis (LFB) method is an interpolation of overlapping regions located on boundaries of locally constant spatial resolution. The error and performance of the method are strongly dependent on the properties of the specific approach used. In the presentation, several standard methods are evaluated alongside one novel approach based on FFT.
Improving DGA classifiers with genetic dataset modifications
Many malware families utilize domain generation algorithms to evade the blocking of communication between a bot and its command and control server. Multiple machine-learning approaches were proposed to recognize and classify the algorithmically generated domain names. The approaches differ in the features, machine-learning techniques and their parameters. Nevertheless, we argue that the quality of the classifiers is heavily determined by the datasets they are trained on. To prove our claim, we propose a framework to extend the domain-name datasets with additional data samples. Specifically, we apply the genetic algorithm to find very specific new data samples. The experiments show that the extended training data set yields a more robust classifier with a higher detection performance for the algorithmically generated domains.
Optimization of Moldable Workflows under Incomplete Performance Data
Complex ultrasound workflows calculating the outcome of ultrasound procedures such as neurostimulation, tumour ablation or photoacoustic imaging are composed of many computational tasks requiring high performance computing or cloud facilities to be computed in a sensible time. Most of these tasks are written as moldable parallel programs being able to run across various numbers of compute nodes. The number of compute nodes assigned to particular tasks strongly affects the overall execution and queuing times of the whole workflow (makespan) as well as the total computational cost. This presentation talks about a genetic algorithm searching for a good resource distribution over the particular tasks, and a cluster simulator evaluating the makespan and cost of the candidate execution schedules. Next, it explains the way we handle incomplete performance data needed for the genetic algorithm.
Automated Design of Fault-Tolerant Systems: The Design Flow Overview
Space probes, medical equipment, and special controller computers are examples of specific electronic systems required to maintain a high level of reliability. Such systems must be designed with this aspect in mind. Various approaches to eliminate the effects of possible failures emerging from the presence of such devices in harsh environments exist. One of them is the so-called Fault Tolerance (FT). When using FPGAs, this approach requires altering the design implemented into the FPGA. This is, however, an uneasy task. For this reason, a computer-aided automated approach is practical. The presentation will focus on such an approach, which allows automatic modification of the designs using specifically-implemented code-manipulation tools and selecting the proper modifications to given components of the system to achieve the most beneficial result in terms of reliability but also power consumption or design size. Last but not least, a specifically-implemented generator of testbeds will also be presented, which allows for a straightforward test of the intermediate designs and the resulting structure with a chosen accuracy. Finally, a short recapitulation of a case study on an FPGA design from practice will be presented alongside the results.
Overview of mapping of the packet processing from P4 language into the FPGA
In my presentation I will talk about the overview and different parts of the packet processing mapped from the P4 language into the FPGA. The main focus will be on a flexible approach to the packet classification and different optimizations that can be used to achieve high throughputs while keeping the chip area as small as possible.
DDoS Mitigation using Machine Learning
Distributed Denial-of-Service (DDoS) attacks are one of the most severe threats to all internet service or infrastructure providers. Such an attack aims to take down a service or even the whole network to make it inaccessible to legitimate users. Finding a way to efficiently distinguish between legitimate and malicious packets with minimal disruption to the communication of legitimate traffic is necessary to mitigate the attack successfully. Many machine learning techniques, especially those using Neural Networks, have been proposed to improve DDoS detection/mitigation performance. However, the existing solutions are usually offline-based and trained in a supervised manner, requiring an expert to label the network traffic dataset and effectively preventing such solutions from being deployed in practice. In this talk, I will focus on one of the recent solutions, called Kitsune [1]. It is a feature extraction framework and an anomaly detection algorithm based on a set of autoencoders. In contrast, it enables unsupervised learning and online per-packet classification to mitigate DDoS attacks in real-time. I will present experimental results evaluating Kitsune and its modified version replacing the original feature extraction with an alternative method on a real network traffic dataset. The evaluation will show the benefits of the newly proposed approach in terms of a higher detection success rate and better run-time performance.
[1] Yisroel Mirsky, Tomer Doitshman, et al. "Kitsune: An Ensemble of Autoencoders for Online Network Intrusion Detection". NDSS 2018.
The Fault-tolerant Single-FPGA System with a Self-repair Reconfiguration Controller
Fault tolerance is a crucial approach for space applications on commonly used FPGAs. For more extended missions, it is essential to have an autonomous system to ensure recovery from disruptions caused by harsh environments. Therefore, a necessary component is the reconfiguration controller, which must be fault-tolerant too. Our GPDRC controller was therefore equipped with the ability to repair itself and tested on benchmark circuits.
Contemporary embedded development
Increasing complexity of embedded devices over course of last years forces developers to adopt best practices and principles from more agile domains. Approaches such as TDD (test driven development) and HIL (hardware in the loop) in combination with automation and advanced emulation can wastly accelerate the development of modern embedded devices. Have a peak into current tools of the trade in commercial embedded development.
BIO Embedded enthusiast currently leading R&D team in Sewio with more than 9 years of experience in the field of embedded development, including years spent as a hardware and firmware developer, tester, architect, project manager and technical team leader on numerous projects from varying regulated fields such as industrial, automotive or medical after unsuccessful studies on VUT FEEC.Current Research at the Institute of Health and Analytics
The presentation will start with the research ecosystem in UTP. It will then focus on current research at the Institute of Health and Analytics (IHA). IHA comprises of three research groups and one national centre of excellence. The niche areas of IHA include neurotechnology for quality education and for stress management, biomedical implant manufacturing and rehabilitation, stroke assessment, modelling and rehabilitation, wearable and visualization technology, and computer aided analytics and diagnosis. A few ongoing projects will be highlighted.
BIO Ibrahima Faye is an Associate Professor at Universiti Teknologi PETRONAS, Seri Iskandar, Malaysia. He is attached to the Department of Fundamental and Applied Sciences. He is currently leading the science of learning group under the Centre for Intelligent Signal and Imaging Research (CISIR), a national centre of excellence. He received a BSc, MSc and PhD in Mathematics from University of Toulouse and a MS in Engineering of Medical and Biotechnological Data from Ecole Centrale Paris. His research interests include Machine learning, Mathematics, Signal and Image Processing, Science of Learning. He has published over 150 papers in peer reviewed journals and international conferences and holds 4 patents in Image Processing. He is a senior member of the IEEE and currently the chair of IEEE Computational Intelligence Society (CIS), Malaysia.Improving cache efficiency for network monitoring apps with neural cache line reuse predictor
Current cache replacement policies like Sampling Dead Block Prediction, Signature-based Hit Prediction or LRU are not efficient (if usable) for network monitoring applications because there is no code flow access pattern. Network monitoring app is essentially a group of hash tables which are queried for every packet on network. Burstiness and a packet rate of the network flow has a mayor impact on cache. For the prediction of the burstiness typically a recurrent network like LSTM, GRU is used, because it is sequence prediction task. Both networks have forbidding resource cost on FPGA architecture if trained online. A record for each network flow in target devices already contain statistics of the flow which can be potentially used instead of memory encoded in RNN. In this presentation I will focus on several methods of flow statistic encoding and FNN based cachability prediction with efficient HW implementation which are superior to LRU. Models are learning online and do not require tuning for a network like currently most used techniques.
Multi-objective Symbolic Regression for Physics-aware Dynamic Modeling
Symbolic regression is a data-driven modeling technique that generates parsimonious models as analytic formulas. Among its advantages is its capability to derive models from a small training data set. It also allows for the easy incorporation of prior knowledge about desired model's properties into the learning process. This helps to generate physically plausible models that naturally increase their trustworthiness and robustness. In this talk, I will present our recent results in designing symbolic regression methods to learn models of nonlinear dynamic systems.
Low Level Evolvable Hardware - Challenges and Applications
Applying Evolutionary Algorithms to FPGA bitstreams was unfeasible for over a decade.
The advent of open-source FPGA toolchains yet again enables this Evolvable Hardware approach.
This talk will demonstrate the unique effects, the challenges, and the opportunities that arise with this approach.
Furthermore it will present suitable applications, like in the field of hardware security.
Generating synthetic training data for HIFU predictor using Wave Function Collapse algorithm
Next stop on the road towards Automatic HIFU treatment planning is the creation and training of a neural net predictor to estimate the progression of heat distribution. Basing such a net on recurrent convolutional models, thousands of data points are required to train. At this seminar, i will present my attempts at generating training data from a real life data point and the wave function collapse algorithm.
Prediction of HW parameters of CNN models in the context of Neural Architecture Search
In my dissertation, I deal with the techniques for the automated design of convolutional neural network (CNN) architectures using multi-criteria evolutionary optimization algorithms. I pay special attention to HW-aware NAS methods, which focus on the automated design of CNN architectures for devices with limited resources (power, memory, ...). In my work, I investigate the combination of HW-aware NAS methods and the use of approximate circuits (e.g. multipliers) in the convolutional layers of CNN models. Many of the modern HW-aware NAS techniques rely on fast and reliable estimation of key hardware parameters, such as the energy required for the inference. In this seminar, I plan to focus on the task of predicting hardware parameters of CNN models designed by NAS methods. For this purpose, the tool ATTool, which is based on the well-known HW tools Timeloop and Accelergy, was created. This tool enables the prediction of key hardware parameters (e.g. energy consumption, memory footprint, etc.) for various HW accelerators (e.g. Eyeriss or Simba).
Evolutionary Design of Reduced Precision Preprocessor for Levodopa-Induced Dyskinesia Classifier
Parkinson's disease (PD) is one of the most common neurological conditions affecting the motor system. Unfortunately, levodopa, a drug used for PD symptoms treatment, has side effects of involuntary and often violent muscle spasms called Levodopa-induced dyskinesia (LID). Precise adjustment of Levodopa dosage could help with LID severity, but it is difficult due to the tricky properties of LID. A low-power wearable device would allow a long-term continuous classification in homes of people with PD and could thus help physicians with dosage adjustments. The presentation will focus on a design of a hardware-efficient implementation of data preprocessing for LID classification. Three proposed approaches will be described and compared: 1) evolution of magnitude approximation using Cartesian genetic programming, 2) design of preprocessing unit using two-population coevolution (2P-CoEA) of cartesian programs and fitness predictors, and 3) a design using three-population coevolution (3P-CoEA) combining compositional coevolution of preprocessor and classifier with the coevolution of fitness predictors.
Evaluation of libraries for the one-dimensional sparse Fourier transform
Computing Sparse Fourier transforms is becoming popular in many applications working with large signals that are sparse in the spectral domain. We will compare the performance of several C++ libraries computing the one dimensional Sparse Fourier transform including MSFFT, AAFFT, DMSFT and GFFT. The proposed benchmark consists of random signals with various length and sparsity. As the reference, the FFTW library, widely used library for computing the Fast Fourier transform, is used.
DPDK Prefilters for accelerating intrusion detection/prevention systems
Intrusion detection/prevention systems are a "swiss-knife" of a network administrator. They are able to recognize malicious activities of attackers and provide valuable insight about the network by monitoring and analyzing collected data. However, current networks have outpaced the development of these systems and scale much faster. As a result, IDS/IPS are resource-intensive systems and network administrators are forced to either limit their visibility or use expensive machines to match the bandwidth of the protected network. The work focused on the introduction of a new approach to packet processing by IDS/IPS systems. By analyzing packets first by DPDK Prefilters, we were able to increase Suricata processing capabilities by more than 15% in the very early phase of the experiments. The presentation provides an insight into architecture fundamentals and possible use-cases.
Information on projects, publications and activities at DCSY..
|
Datum |
Přednášející |
|
6. kvĂŹtna |
Hurta, M., Piňos, M., Husa, J., Lojda, J., Kešner, F., Kocnová, J. |
|
13. kvĂŹtna |
Tesař, R., Smatana, S., Krčma, M., Tisovčík, P., Bardonek, P. Vrána, R. |
|
20. kvĂŹtna |
ÂŽufan, P., Olšák, O, Chlebík, J., Kadlubiak, K., Budiský, J., Jaroš, M., Vaverka, F. |
|
27. kvĂŹtna |
Šišmiš, L., Orsák, M., Fukač, T., Kekely, M., Kučera, J., Pánek, R. |
Neural Networks for Mobile Devices
Running a neural network is computationally intensive and can be problematic in a resource-constrained environment such as a microcontroller or a microprocessor. Software optimization techniques decreasing memory footprint or lowering precision solve one part of the problem, but it is their deployment on a specialized machine learning accelerator which enables them to perform computer vision or speech recognition tasks in real-time.
Evoulutionary resynthesis of complex combinational circuits
My Ph.D. thesis is about evoulutionary optimization of complex combinational circuits. I am applying a so-called divide-and-conquer strategy where a randomly selected small part of a original circuit is optimized by CGP and placed back. This procedure is successful in means of reduction of number of gates in the circuit. However, it ignores the delay completely. So in the last part of my work I focused on how to remove as much gates as possible while keeping the delay on a desired level.
Enabling Event-Triggered Data Plane Monitoring
We propose a push-based approach to network monitoring that allows the detection, within the dataplane, of traffic aggregates. Notifications from the switch to the controller are sent only if required, avoiding the transmission or processing of unnecessary data. Furthermore, the dataplane iteratively refines the responsible IP prefixes, allowing the controller to receive information with a flexible granularity. We implemented our solution, Elastic Trie, in P4 and for two different FPGA devices. We evaluated it with packet traces from an ISP backbone. Our approach can spot changes in the traffic patterns and detect (with 95% of accuracy) either hierarchical heavy hitters with less than 8KB or superspreaders with less than 300KB of memory, respectively. Additionally, it reduces controller-dataplane communication overheads by up to two orders of magnitude with respect to state-of-the-art solutions.
Fault-tolerant Systems Design Automation
Specific systems are required to maintain high reliability. However, such a task is very challenging, especially for complex systems. Therefore, I research possibilities of automated transformation of unreliable systems into reliable ones. Specifically, my research targets commercially-available FPGA chips and fault tolerance approaches to maintain an FPGA design in operation state. The main research goal is to create a method that accepts a description of a system. The method then produces a system whose fault tolerance has been increased in proportion to the resources provided on a chip, e.g., available area on the FPGA and, newly, power consumption budget. According to a situation, multiple Pareto-optimal solutions are provided by the method. An overview of my complete research will be presented alongside new improvements and a new case study. The case study aims to create a set of Pareto-optimal designs of a particular circuit, the GPDRC (Generic Partial Dynamic Reconfiguration Controller).
Choose your 16s rRNA primer wisely
The biggest drawback of 16S rRNA gene sequencing is that the reads originate from a single short region and the resulting reads lack sufficient specificity for reliable species-level identification. Whole metagenomic sequencing (WMGS) is seen as a solution to this problem that should provide the highest degree of specificity. We argue that WMGS for metataxonomics can be inefficient since most parts of a typical microbial genome are non-specific and provide no value for species identification. Consequently, the sequencing budget is spent on useless parts of genomes and the process's sensitivity is significantly reduced. This is a problem, especially in the low-abundant samples contaminated by eukaryotic DNA. Unlike WMGS, where, in theory, all organisms could be classified down to the species level, in 16S rRNA the set of identifiable species depends on a chosen primer combination. In this presentation I will mainly focus on demonstrating newly created web application for choice of primer pair combinations.
Integration of hash-based pre-filter architecture into Pigasus system
Increasing speed of network links continuously pushes up requirements on the performance of network security and monitoring systems, including their typical representative and its core function: an intrusion detection system (IDS) and pattern matching. To allow the operation of IDS applications like Snort and Suricata in networks supporting throughput of 100 Gbps or even more, a recently proposed pre-filtering architecture approximates exact pattern matching using hash-based matching of short strings that represent a given set of patterns. This architecture can scale supported throughput by adjusting the number of parallel hash functions and on-chip memory blocks utilized in the implementation of a hash table. The effective memory utilization and thus large hash table capacity are ensured by several optimizations. The hash-based pre-filter architecture has been integrated into a hardware-accelerated IDS Snort called Pigasus. Using the proposed pre-filter architecture, Pigasus reaches higher pre-filtration rates and significantly increases the number of supported strings. In addition, the previously software-based regular expression matching can now also be performed in hardware.
Optimization of Execution Parameters of Moldable Workflows under Incomplete Performance Data
Complex ultrasound workflows calculating the outcome of ultrasound procedures such as neurostimulation or tumour ablation are composed of many computational tasks requiring high performance computing to be computed in a sensible time. Most of these tasks are written as moldable parallel programs being able to run across various numbers of compute nodes. The number of compute nodes assigned to particular tasks strongly affects the overall execution and queuing times of the whole workflow (makespan) as well as the total computational cost. In my presentation, I am going to talk about a genetic algorithm searching for a good resource distribution over the particular tasks, and a cluster simulator evaluating the makespan and cost of the candidate execution schedules.
Overview of optimizations of P4 to FPGA translation with focus on packet classification
One of the critical operations carried out when processing packets is the packet classification. As we want to achieve maximal throughput, we need to utilize the finite resources of the FPGA as efficiently as we can. This means that optimizing packet classification or rather the entire match and action part (as it is known in the P4 language) is crucial. In my presentation I will present an overview of different approaches that can be used to achieve this and their benefits. This includes top-level optimizations that enables some resources to be shared between tables as well as optimizations to the packet classification algorithms themselves.
Statistical Randomness Testing
The output of any random number generator should be indistinguishable from random data. That is, free of any patterns or correlations between individual bits. This basic requirement also applies to block ciphers and hash functions, whose output should always appear to be completely random. While there is no way to verify that data is truly random, there are multiple standard test suites that can check for the many commonly known types of non-randomness. One test that stands apart from the rest is the BoolTest, which separates the input data into an arbitrary number of bins, and then searches for correlations between them by constructing boolean functions (in the Algebraic Normal form, by using a Genetic Algorithm) to act as distinguishers. However, as the data is split only once and the number of bins is static, when this baseline version of BoolTest is applied to the output of a block cipher or a hash function, it only discovers correlations between bits of the output caused by insufficient "confusion." By pre-processing the data and making multiple splits, we can also find weaknesses in the "diffusion," and discover correlations between bits of ciphers or hash functions for a higher number of rounds than has previously been possible.
Preliminary performance evaluation of modified LFB method
The local Fourier Basis (LFB) method is based on the Pseudospectral method which leverages the Discrete Fourier Transform (DFT) to achieve high accuracy of derivation. In LFB however, the simulation domain is subdivided into subdomains where DFT is computed only locally to reduce communication and to achieve better scalability of distributed computation. In the proposed modification, each subdomain can have a different resolution to allow memory optimizations. Different resolution of neighboring subdomains requires additional computation during the communication step. This may adversely impact the performance. In this presentation, we present a preliminary performance and scaling investigation to address this issue.
Utilising bit vector packet classification algorithm for HW acceleration ML-based encrypted network traffic analysis
With the ever-increasing amount of encrypted network traffic, new approaches to monitoring are being actively researched to allow for traffic analysis without directly accessing data. Ideas based on machine learning algorithms allow for easy analysis of a large amount of traffic using only statistical information or observing the flow. To apply the same approaches for high-throughput links (100 Gbps or higher) a hardware-accelerated solution is desirable to achieve classification and analysis in real-time. Classifiers based on decision trees are very suitable for hardware implementation and acceleration due to their relatively simple structure. The trees, however, require a large number of nodes to achieve high accuracy resulting in significant resource usage. It is possible to reduce the tree complexity by, for example, removing duplicate nodes to save resources. However, this may affect the overall quality of the classifier. Another area to explore is utilising approaches used in packet classification since they perform a similar task. In the presentation, we look at the idea of using bit vectors to implement the decision trees to maintain relatively low latency while allowing for a configurable classifier.
Assessment Model for Identification of Visual Learners Using Electroencephalography(EEG) Signals
Abstract: The importance of finding a suitable learning style based on brain patterns cannot be ignored, as ignoring brain patterns can increase the cognitive load. Various studies based on electroencephalography (EEG) have been proposed to identify the learning style in the literature. But the utility of these methods is not straightforward as they lack a common framework. Also, as these methods are self-assessment-based, they give biased results warrant further research. The objective of this study was to develop an EEG-based assessment model for the identification of visual learning styles. The main contribution of this work is to Identify the visual learning style of students utilizing a memory recall test with EEG signatures. It advances conventional techniques by incorporating objective scientific evidence from neuroimaging techniques. Another contribution is achieving high recall that suggests the feasibility of the proposed DL model. This work paved the way towards real-time EEG-based systems.
Bio: Soyiba Jawed has currently affiliated Department of Computer systems at Brno university of technology. Before joining Brno university of technology, she was with the Centre for Intelligent Signal and Imaging Research (CISIR) at Universiti Teknologi PETRONAS, Seri Iskandar, Malaysia. She has passed her Ph.D. viva from University Teknologi PETRONAS, Seri Iskandar, Malaysia, in February 2021 with majors in Electrical and Electronic Engineering and a specialty in EEG signals processing. Before joining CISIR, she has received B.Sc. Degree in Computer Engineering from COMSATS, Islamabad, Pakistan, and M.Sc. Degree in Advanced Electrical and Electronics Engineering from University of Leicester, UK. She is the recipient of several academic awards and grants such as the UTP GA award for Ph.D. studies, FDP award for Masters studies, Erasmus Mundus grant, Third Best Project award Maters Degree in the chord of 84, and a GA merit award for publishing Q1/Q2 papers. She also won several grants for presenting conference papers internationally. She has published several articles in flagship local and international conference proceedings and peer-reviewed impact factor journals of IEEE/ /Frontiers/MDPI. Her research expertise includes analyses of Biomedical Signals Processing, including EEG, ERP, Brain connectivity, Artificial Intelligence, Machine Learning, and Deep Learning in Healthcare Applications. She is a member of PEC, IEEE EMBS.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Preliminary results of TLS prefiltering
A big part of the current internet traffic consists of encrypted communication. In fact, it can be well above 70% of the total traffic, with TLS as the most prevalent protocol. Considering intrusion detection/prevention systems like Suricata are not able to decrypt the traffic, it might be a better idea to not send this type of traffic for analysis. The proposed solution is placed in front of Suricata and acts as a filter. The presentation summarizes the approach of the proposed solution, the first results, and possible future paths to take.
Network-Attached FPGAs in a Public Cloud: A Virtual Switch Wanted
In this presentation, I will introduce the main area I focused on as a postdoc in the group of Dr. Dirk Koch at the University of Manchester. I will briefly outline the journey from the original research question "Why are Cloud Service Providers reluctant to make a network interface of network-attached FPGAs available to users?" to a more specific problem "How should a virtual switch for network-attached FPGAs look like?". Next, I will show the evaluation of three relevant approaches to the implementation of such a virtual switch. In the end, I will qualitatively compare the evaluated approaches and identify the one that seems to be the best option.
A Personal Review of the Postdoc in Manchester: Takeaways for Prospective Postdocs
I have gained a lot of new experience while looking for a postdoc position, trying to secure funding, and working at the selected university. Therefore, I will use this presentation as an opportunity to summarize these experience not only for myself but also for current Ph.D. students. Hopefully, they will find these takeaways useful when applying for their first postdoc position.
Flexible mapping of the network functions of hardware architectures
Design of a packet classifier for millions and 100G SDN networks is still a challenging task due to counter implementation using off-chip memories with high latency and non-deterministic performance. The hybrid classifier is an classifier which uses multiple packet classification algorithms and has potential to be more memory and memory access efficient. However the selection of an optimal algorithms for parts of the classifier depends on available memories, rule features and rest of the application in general which may result in different hardware architecture. Because of this feature unique to SDN applications the highly flexible generator of packet processing cores is required. In this work we are using SAX-PAC extracted pre-filter, implemented as B-trees, stored in on-chip memory and hash tables stored in off-chip memory and system of caches. In order to make algorithm of the classifier customizable for various application and platforms we are using software like implementation of algorithm and we apply hardware specific optimizations as a set of compiler passes.
Odhalovanie kybernetických Ăştokov s využitím techník strojovĂŠho učenia
Vo svojej dizertačnej práci sa venujem odhalovaniu kubernetickácých Ăştokov s využitím techník strojovĂŠho učenia so zameraním na detekciu DGA (algoritmy pre generovanie domĂŠnových mien). Existuje mnoho modelov na detekciu DGA, ktorĂŠ nedosahujĂş príliš vysokých Ăşspešností na dátových sadách, ktorĂŠ zaháňajĂş typy problĂŠmov, na ktorĂŠ neboli modely natrĂŠnovanĂŠ. Modely je možnĂŠ neustále vylepšovat, a to napríklad pridávaním nových atribĂştov alebo vylepšením existujĂşcich atribĂştov, ktorĂŠ prispievajĂş k ich vyššej Ăşspešnosti. Ăspešnost modelu je však hlavne daná dátovou sadou. Pokial dátová sada obsahuje záznamy, reprezentujĂşce všetky možnĂŠ podoby problĂŠmu, tak je možnĂŠ vytvorit klasifikátor s ešte vyššou Ăşspešnostou detekcie. Cielom dizertačnej práce je vytvorenie automatizovanĂŠho systĂŠmu, ktorý postupnými iteráciami bude zlepšovat výslednĂş Ăşspešnost klasifikátorov na detekciu algoritmicky vygenerovaných domĂŠnových mien a budĂş použitĂŠ charakteristickĂŠ vlastnosti pĂ´vodných dátových sád, alebo sa pĂ´vodná dátová sada doplní vhodne zvolenými záznamami.
Automatic Design of Ultrasound Treatment Plans
Worldwide, an estimated of almost 10.0 million cancer deaths occurred in 2020, with many more unfortunately dying from post-treatment complications. A very promising alternative to the standard treatment procedures is a non-invasive high-intensity focused ultrasound. The technique works by sending a focused beam of ultrasound into the tissue causing a coagulative thermal necrosis, typically using a large transducer. However, to design such a plan, one must find a multitude of transducer positions and arcs, while taking into account the properties of the beam and the medium it passes through. In this presentation, i will give a rundown of goals for the future of this Ph.D. research, as well as the current state of implementation, on a long road to Automating the Process of Designing Ultrasound Treatment Plans.
ŠkálovatelnĂŠ neuro-evoluční algoritmy
Ve svĂŠ dizertaci se vĂŹnuji technikám automatizovanĂŠho návrhu architektur konvolučních neuronových sítí (CNN) s využitím vícekriteriálních evolučních optimalizačních algoritmů. Zvláštní pozornost pak vĂŹnuji metodám HW-aware NAS, kterĂŠ se zamĂŹřují na automatizovaný návrh architektur CNN pro zařízení s omezenými zdroji (příkonem, pamĂŹtí, ...). Ve svĂŠ práci zkoumám spojení HW-aware NAS metod a využití aproximovaných násobiček v konvolučních vrstvách CNN modelů za Ăşčelem návrhu Ăşsporných CNN. Cílem mĂŠ dizertace je dokázat, že využitím aproximovaných násobiček v průbĂŹhu HW-aware NAS algoritmu lze nalĂŠzt architektury s lepším kompromisem mezi klasifikační přesností sítĂŹ a spotřebou sítĂŹ, v porovnání s ostatními metodami optimalizace CNNs pro nasazení v zařízeních s omezenými zdroji.
PokročilĂŠ techniky evoluční optimalizace kvantových operátorů
Tvorba kvantových algoritmů vyžaduje pochopení technik a osvojení neintuitivních jevů kvantovĂŠ fyziky. Automatizovaný návrh je proto předmĂŹtem zkoumání nejednĂŠ společnosti. Jednou z využívaných technik jsou i evoluční algoritmy. Využitím pokročilých technik evolučních algoritmů lze nalĂŠzt celkem přesnĂŠ algoritmy i pro netriviální a praktickĂŠ Ăşlohy jako např. řešení logických funkcí tří promĂŹnných.
Evolutionary design of reduced precision levodopa-induced dyskinesia classifiers
Parkinson's disease (PD) belongs among the most common neurological conditions, with PD's symptoms often treated with the dopamine-replacement drug levodopa. The right dosage is essential in order to suppress PD's symptoms and, at the same time to avoid the drug's troublesome side effects, including involuntary and often violent muscle spasms, called dyskinesia. A small low-power solution that could be implemented directly into a home wearable device would enable long-term continuous monitoring of Parkinson's disease patients in their homes and allow clinicians accurate assessment of patients' condition and the advised adjustment of levodopa dosage. The presentation will show my current progress in solving this challenge using Cartesian genetic programming with adaptive size fitness predictors.
Comparison of SpFFT and FFTW3 library
The Fourier transform (FT) is one of the most used algorithm in signal processing across different sectors (eg. digital recording, communication, health care). Some of these applications are time critical and requires to perform the Fourier transformation as fast as possible. This bring us to different approaches in the Fourier transform computation. Widely used approach of computation of deterministic the Fourier transform (DFT) is fast the Fourier transform, which provides efficient way on signal processing. However, in the era of big data and real-time applications is need for approaches that reduce computation time and saves computation resources.
Most of the large signals contains only few frequency coefficients. This fact is used by the Sparse Fourier transform, that performs well on this kind of signals.
In this presentation we will compare two libraries. First one for computation the Fast Fourier transform and second one for computation the Sparse Fourier transform. We will compare these two libraries on different types and sizes of input signals.
Optimization of packet classification by ruleset analysis
Many packet classification algorithms have their performance and effectiveness tied to a ruleset that is used. Using rulesets with different characteristics (more overlaps in rules, more collisions, ...) may increase the memory requirements or decrease the throughput of those approaches. This presentation focuses on analyzing different rulesets and their characteristics in order to identify most conflicting rules and increase effectiveness of packet classification algorithms by splitting the rulesets or offloading those rules to be handled by different approach.
Mitigace DDoS Ăştoků s využitím strojovĂŠho učení
V rámci svĂŠ disertace se zabývám akcelerací IDS/IPS systĂŠmů a praktickou aplikací tĂŹchto výsledků v podobĂŹ komplexního systĂŠmu pro mitigaci DDoS Ăştoků. Tento systĂŠm integruje právĂŹ koncepty zkoumanĂŠ a prezentovanĂŠ v mých dřívĂŹjších publikacích. Na tomto semináři UPSY bych rád představil nový koncept mitigace DDoS Ăştoků využívající strojovĂŠ učení, který vznikal v rámci diplomovĂŠ práce Patrika Goldschmidta, kterou jsem v posledním roce vedl. Uvedený přístup ve spolupráci se studentem nadále rozvíjíme a plánujeme dále publikovat.
Evaluation of a set of FPGA reconfiguration controllers
A very important part of a fault-tolerant system is the reconfiguration controller. Thanks to the ability to restore the system after a faults occur, it can significantly extend its life. However, the controller itself is prone to malfunctions, so it is highly desirable that it should be resilient. Increasing resilience alone costs certain resources (e.g. FPGA area). Therefore, I focus on creating a set of controllers that will meet the criteria for area, resilient, etc. For verification, we want to use circuits from the set of benchmarks ITC99.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Performance-Cost Optimizaton of Moldable Scientific Workflows
Moldable scientific workflows represent a special class of scientific workflows where the tasks are written as distributed programs being able to exploit various amounts of computer resources. However, current cluster job schedulers require the user to specify the amount of resources per task manually. This often leads to suboptimal execution time and related cost of the whole workflow execution since many users have only limited experience and knowledge of the parallel efficiency and scaling. The presentation is about mechanisms to automatically optimize the execution parameters of moldable workflows using genetic algorithms.
Reducing the Decision Tree Size for HW-accelerated Encrypted Network Traffic Processing
With the ever-increasing amount of encrypted network traffic, new approaches to monitoring are being researched to allow for traffic analysis without directly accessing data. Ideas based on machine learning algorithms allow for easy analysis of a large amount of traffic using only statistical information or observing the flow. To apply the same approaches for high-throughput links (100 Gbps or more) a hardware-accelerated solution is desirable to achieve classification and analysis in real-time. Classifiers based on decision trees are very suitable for hardware implementation and acceleration due to their relatively simple structure. The classifiers, however, require a relatively large amount of nodes to achieve high accuracy which would result in high resource usage or prevent HW acceleration completely. The presentation will explore ideas to reduce the size of the resulting classifier to save required resources while maintaining a high degree of accuracy.
Brain Research - An Engineering & Sciences Approach - Part II
This talk is continuation of first talk on 12th November. The first talk introduced the field of brain research and the significance of preventive brain and mental health. The upcoming talk on 26th November will provide an overview of the various truly inspiring medical and non-medical global projects related to brain research including neurostimulation for Parkinson, neural prosthesis for memory, bionic eye and dream decoding. In addition, the basics of EEG will be introduced and EEG based algorithms will be presented for diagnosis of stress and depression.
Increasing Memory Efficiency of Hash-Based Pattern Matching
Increasing speed of network links continuously pushes up requirements on the performance of network security and monitoring systems, including their typical representative and its core function: an intrusion detection system (IDS) and pattern matching. To allow the operation of IDS applications like Snort and Suricata in networks supporting throughput of 100 Gbps or even more, a recently proposed pre-filtering architecture approximates exact pattern matching using hash-based matching of short strings that represent a given set of patterns. This architecture can scale supported throughput by adjusting the number of parallel hash functions and on-chip memory blocks utilized in the implementation of a hash table. Nevertheless, the original architecture utilizes the available capacity of the hash table inefficiently. We therefore propose three optimization techniques that either reduce the amount of information stored in the hash table or increase its achievable occupancy. Moreover, we also design modifications of the architecture that enable resource-efficient utilization of all three optimization techniques together in synergy. Compared to the original pre-filtering architecture, combined use of the proposed optimizations in the 100 Gbps scenario increases the achievable capacity for short strings by three orders of magnitude. It also reduces the utilization of FPGA logic resources to only a third.
Semantic Mutation Operator for Evolution of Bent Boolean Functions
Boolean functions, possessing various cryptographic properties, are one of the basic cryptographic primitives used in the construction of modern cryptographic ciphers. One valuable class of these functions are the Bent functions, which possess an optimal level of non-linearity, and are often utilized for the creation of S-boxes or other Boolean functions possessing additional cryptographic properties. While analytical solutions for the construction of Bent functions do exist, allowing for the quick creation of functions with potentially unlimited size, they are able to produce only a minuscule subset of all possible Bent functions and are therefore cryptographically insecure. The other main approach, the construction of Bent functions via an evolutionary approach like Genetic Programming, does not suffer the same problem but struggles to create functions of sufficient size due to the high number of evaluations necessary to find a function with the desired properties, as well as the exponentially rising cost of evaluating its Truth Table and Walsh Spectrum. In this talk, we propose a new Semantic Mutation Operator that combines the two approaches, and evaluates the cryptographic properties of each of the function's nodes as if they were their own separate functions, and then mutates the overall function as a whole, significantly decreasing the number of evaluations necessary to find a solution. We show that the operator can be utilized in both Tree-based, Cartesian, and Linear Genetic Programming, and can reduce the required number of evaluations by orders of magnitude.
Brain Research - An Engineering & Sciences Approach
Generally, brain and mental health is regarded as a medical and clinical issue from preventive, diagnostic, prognostic and treatment point of view. However, this is truly a multidisciplinary area and researchers from non-medical disciplines (sciences and engineering) have contributed significantly to neuroscience and psychiatry. Their initial contribution was in the form of various hardware tools like CT, MRI etc. However, over the last two decades, neuro data analytics has become the primary focus of their research. As such, terms like neuroscientist and neural engineering have become common among the researchers. This talk will provide an overview of the various medical and non-medical global projects related to brain and the corresponding challenges that need to be addressed.
BIO: Aamir Saeed Malik has a B.S in Electrical Engineering from University of Engineering & Technology Lahore (Pakistan), M.S in Information and Communication and Ph.D in Mechatronics from Gwangju Institute of Science & Technology (South Korea). He has more than 12 years of research experience and has worked for IBM, Hamdard University (Pakistan), Yeungnam University (South Korea), Universiti Teknologi PETRONAS (Malaysia) and Frack Tech (Australia) during his career. He is a fellow IET and a senior member IEEE. His research interests include neuro-signal & neuroimage processing. He has published 5 books and have more than 5000 citations to his published articles.
Combining acoustic simulation and filtered back-projection
Running photoacoustic image reconstruction based on acoustic wave simulation on GPU is limited by the available memory. Currently, the simulated domain has to contain both the region of interest and the acoustic sensor. My current goal is to find a way to map the recorded signal closer to the region of interest and to reduce the size of the total simulated domain. I am currently experimenting with filtered back-projection as the mapping function and will present the current state of the experiments.
Preventing Deadlock in Non-uniform-timestep Distributed Pseudospectral Method
Non-uniform-timestep Distributed Pseudospectral Method allows different timestep sizes in different sub-domains of simulation. This requires special care when marching overlap regions forward in time. Overlap regions have to be evaluated at timesteps to match temporal discretization of the destination sub-domain. This process involves the extrapolation of such values using a modified integration scheme. To minimize introduced error, extrapolation should take place as close to the original discretization as possible. Under certain circumstances, this leads to a deadlock. In this presentation, I will present conditions that allow the deadlock to occur, a detailed schematic of such case, and a simple solution that resolves the issue.
Choose your 16s rRNA primer wisely
The biggest drawback of 16S rRNA gene sequencing is that the reads originate from a single short region and the resulting reads lack sufficient specificity for reliable species-level identification. Whole metagenomic sequencing (WMGS) is seen as a solution to this problem that should provide the highest degree of specificity. We argue that WMGS for metataxonomics can be inefficient since most parts of a typical microbial genome are non-specific and provide no value for species identification. Consequently, the sequencing budget is spent on useless parts of genomes and the process's sensitivity is significantly reduced. This is a problem, especially in the low-abundant samples contaminated by eukaryotic DNA. Unlike WMGS, where, in theory, all organisms could be classified down to the species level, in 16S rRNA the set of identifiable species depends on a chosen primer combination. Main focus of my current work is to explore properties of different primer combinations and create application for smart primer pair choice.
Odhalování kybernetických Ăştoků s využitím technik strojovĂŠho učení
V poslednej dobe sa strojovĂŠ učenie uplatňuje v čím dialej vačšej miere. Jednou z oblastí použitia strojovĂŠho učenia je detekcia malwaru v sieti. Vačšina malwaru komunikuje so serverom za Ăşčelom získania inštrukcii, ktorĂŠ má výkonat, prípadne kvĂ´li zberu odchytených dát. Pri tvorbe moderných malwarov sa pre staženie identifikácie riadiaceho servera používajĂş algoritmy pre generovanie domĂŠn (Domain generation algorithm - DGA). DGA algoritmy generujĂş velkĂŠ množstvo domĂŠn, na ktorých môže byt server dostupný. Pokial je model vytvorený na základe vhodne zvolených atribĂştov na kvalitnej dátovej sade, je možnĂŠ detekovat malwar využívajĂşci DGA algoritmy pre komunikáciu v sieti. Cielom práce je hladanie dátových sád, ktorĂŠ klasifikátor nevie správne identifikovat ako nevalidnĂŠ.
Akcelerace softwarovĂŠho switche pomocí prefiltrů pro SW i HW
Virtuální switche používanĂŠ tĂŠmĂŹř v každĂŠm uzlu datacentra jsou zároveň využívány pro monitoring a další aplikace. Oproti zamýšlenĂŠmu použití to znamená nárůst počtu filtrovacích pravidel na miliony (1000%/rok) při zvyšování propustnosti na 40G+ (50%/rok) propustnosti a rychlosti aktualizace. Implementace s vysokou propustnosti neumožňují rychlou aktualizace pravidel a obrácenĂŹ. Virtuální switch potřebuje obojí a současnĂŠ sota ignoruje zejmĂŠna požadavky na škálovatelnost a rychlost aktualizace. Po zmapování charakteristiky tĂŹchto aplikací pomocí knihovny likwid jsem vyvinul algoritmus založený na prefiltru s vrstveným stromech a hashovacích tabulkách. Toto řešení se vyznačuje vysokou propustností, škálovatelností, efektivitou přístupu k pamĂŹti a nízkým časem aktualizace, který je amortizován pomocí dynamickĂŠho programování. Můj cíl je i vyrobit akcelerátor. Vzhledem k nutnosti použít externí pamĂŹti, implementace vede na superskalární obvody. To mĂŹ vedlo k vývoji knihovny kompilátoru podobnĂŠho LLVM MLIR s nativní podporou paketových operací a automatizovanými transformacemi vytvářející obvody tohoto typu.
Evoluční optimalizace komplexních kombinačních obvodů
Ve svĂŠ dizertaci se zabývám evoluční optimalizací komplexních kombinačních obvodů. Využívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou část, tu zoptimalizuji pomocí CGP a návratím ji zpĂŹt do původního obvodu. Tímto způsobem se mi ĂşspĂŹšnĂŹ daří obvody zmenšovat, co se týká počtu jejich hradel, ovšem zpoždĂŹní takto optimalizovaných obvodů mnohdy značnĂŹ narůstá. Proto se v poslední části dizertace zamĂŹřuji právĂŹ na to, jak co nejlĂŠpe zmenšit počet hradel v obvodĂŹ a udržet či dokonce zmenšit jeho zpoždĂŹní.
Evoluční hledání CNN sítĂŹ pro řešení rovnice šíření akustických vln
V posledních letech zažívá machine learning renezanci, z nemalĂŠ části díky schopnosti konvolučních sítí získávat informace z obrazových dat. Takto navrženĂŠ sítĂŹ lze použít i pro diskretizaci prostoru při výpočtu parciálních diferenciálních rovnic. Toho jsem se pokusil využít ve svĂŠ disertaci, kde potřebuji při evolučním návrhu HIFU operačních plánů řešit hyperbolickĂŠ diferenciální rovnici popisující šíření zvukových vln v lidskĂŠ tkáni. Evoluční NAS takovĂŠto sítĂŹ a její zakomponování do stávajícího řešení se ukázalo jako velice naučný proces.
Evoluční NAS (Neural Architecture Search) s podporou aproximovaných násobiček
TĂŠmatem mĂŠ disertační práce je neuroevoluce, tedy spojení evolučních výpočetních technik a umĂŹlých neuronových sítí. Ve svĂŠ práci se zejmĂŠna zabývám technikami automatizovanĂŠho návrhu architektur konvolučních neuronových sítí (CNN) s využitím vícekriteriálních evolučních optimalizačních algoritmů. Mým posledním počinem bylo vylepšení implementace NAS metody, využívající CGP kĂłdování a NSGA-II optimalizační algoritmus, která rovnϞ umožňuje využití aproximovaných násobiček v konvolučních vrstvách CNN modelu. Díky tomuto přístupu je pak možnĂŠ zamĂŹřit se na hledání architektur CNN, kterĂŠ nemusejí být tak přesnĂŠ, nicmĂŠnĂŹ snižují spotřebu sítĂŹ tak, že je možnĂŠ ji využít v zařízeních s omezeným výkonem/spotřebou.
Využití optamilazičních algoritmů v kvantovĂŠm počítání
S příchodem funkčních kvantových počítačů nastavá v posledních letech boom v oblasti kvantovĂŠho počítání. Tento termín, od kterĂŠho si mnozí slibují zázraky má však využití jen v nĂŹktrých oblastech. Jak se ukazuje, jednou z tĂŹchto oblastí jsou i optimalizační Ăşlohy. Aplikace principů neuronových sítí do kvantových variačních obvodů přináší velký potenciál ve formĂŹ kvantových neuronových sítí. Jde to ale i obrácenĂŹ. Převzetí myšlenek z kvantovĂŠho počítání a jejich využití v evolučních algoritmech přináší takĂŠ novĂŠ a vylepšenĂŠ metody. Vrcholem obou smĂŹrů může být využití kvantovĂŹ-inspirovaných evolučních algoritmů pro návrh a učení kvantových neuronových sítí.
- Ondřej Olšák, Lukáš Šišmiš, Radek Tesař, Martin Hurta
Informace o projektech, publikování, činnostech na UPSY.
SĂŠmantická mutace pro návrh kryptograficky silných booleovských funkcí
BooleovskĂŠ funkce jsou jedním ze základních kryptografických primitiv používaných při sestavování soudobých šifrovacích algoritmů. Bezpečnost takovĂŠhoto algoritmu je omezena vlastnostmi funkcí z nichž je sestaven, a existuje tedy potřeba vytvářet a hledat stále novĂŠ, lepší a silnĂŹjší funkce. Jednou z nejĂşspĂŹšnĂŹjších metod jejich návrhu je genetickĂŠ programování, kterĂŠ na rozdíl od tradičních algebraických postupů umožňuje sestavovat funkce s libovolnou vnitřní strukturou. GenetickĂŠ programování nicmĂŠnĂŹ není bez svých vlastních slabin. S rostoucím počtem vstupů sestavovanĂŠ funkce roste takĂŠ dĂŠlka potřebnĂŠho chromozomu, a množství destruktivních mutací kterĂŠ v nĂŹm mohou nastat. Jedním ze způsobů jak tĂŹmto neduhům zabránit je použití operátoru sĂŠmantickĂŠ mutace, který na základĂŹ kryptografických vlastností jednotlivých částí navrhovanĂŠ funkce dokáže mutacím v dobře fungujících částech chromozomu zabránit, a redukovat tím tak celkovou výpočetní náročnost řešenĂŠho problĂŠmu.
Efektivní architektura pro akceleraci rozhodovacích stromu
Analýza sítovĂŠho provozu je časovĂŹ náročná operace, kterou současnĂŠ CPU nejsou schopny zvládnout na propustnostech v řádu stovek Gbps. SystĂŠmy pro zabezpečení sítí tedy využívají HW akcelerace k dosažení potřebnĂŠ rychlosti zpracování. Por zpracování šifrovanĂŠho provozu je však nutnĂŠ využít novĂŠ přístupy. Bezpečnostní nástroje začínají využívat algoritmy strojovĂŠho učení založenĂŠ na rozhodovacích stromech, např. Random Forest nebo AdaBoost, jež poskytují velmi dobrĂŠ výsledky. Tyto algoritmy lze velmi dobře implementovat v HW avšak za cenu velkĂŠho množství zdrojů. V prezentaci budou představeny přístupy, jež umožňují potřebnĂŠ zdroje snížit se zachováním přesnosti původního klasifikátoru. UvedenĂŠ přístupy byly prezentovány na konferenci DDECS.
Efektívne mapovanie entít jazyka P4 do FPGA
V svojej prezentácii predstavím jednotlivĂŠ problĂŠmy a optimalizácie, ktorĂŠ je možnĂŠ využit na zefektívnenie využitia zdrojov na FPGA rĂ´znymi P4 programami. Jedná sa o dĂ´ležitý krok optimalizácie, ktorý umožňuje správne fungovanie aj zložitejších a rozsiahlejších P4 programov na obmedzených zdrojoch FPGA čipu.
Optimalizace architektury HashPM a integrace do systĂŠmu Pigasus
Se zvyšující se rychlostí sítových linek je nutnĂŠ navyšovat takĂŠ propustnost bezpečnostních systĂŠmů jako jsou IDS. Tyto systĂŠmy v sítovĂŠm provozu provádí vyhledávání velkĂŠ sady vzorů specifikovaných regulárními výrazy, což má negativní vliv na jejich propustnost. Rychlou prefiltrací sítovĂŠho provozu hledáním krátkých řetĂŹzců je však možnĂŠ výraznĂŹ snížit zátϞ na IDS sytĂŠm a dosáhnout tak vyšší celkovĂŠ propustnosti. Za tímto Ăşčelem byla navržena architektura založená na hash funkcích. Pro dosažení propustnosti v řádu stovek Gb/s však architektura využívá značnĂŠ množství hardwarových zdrojů. Pro výraznĂŠ snížení nároků na množství zdrojů byly navrženy optimalizace, kterĂŠ nesnižují míru prefiltrace. Nyní jsou zkoumány možnosti aproximačních optimalizací, kterĂŠ za cenu mírnĂŠho snížení míry prefiltrace dosahují značnĂŠ Ăşspory zdrojů. Pro reálnĂŠ nasazení takto optimalizovanĂŠ jednotky byla prozkoumána možnost integrace do systĂŠmu Pigasus, kde dosahuje oproti původnímu řešení výraznĂŹ vyšší míry prefiltrace.
Optimalizace spuštĂŹní závislých Ăşloh pomocí genetickĂŠho algoritmu
Prezentace se bude zabývat využitím genetických algoritmů v optimalizaci spuštĂŹní sestav Ăşloh na výpočetních clusterech. Tyto sestavy Ăşloh jsou typickĂŠ tím, že obsahují vzájemnĂŠ závislosti a každá Ăşloha může být spuštĂŹny na různĂŠm počtu jader/uzlů. To samozřejmĂŹ ovlivňuje dobu strávenou ve frontách, kdy Ăşlohy čekají na přidĂŹlení výpočetních zdrojů, celkový výpočetní čas a cenu výpočtu. V praxi to vypadá tak, že uživatel musí u sestavy Ăşloh správnĂŹ zadefinovat závislosti a pro každou Ăşlohy zvlášt zvolit počet výpočetních uzlů a dobu bĂŹhu. Je tedy nutnĂŠ mít určitĂŠ zkušenosti a znalosti o spouštĂŹných Ăşlohách a použitĂŠm clusteru. Velice často ovšem dochází k nevhodnĂŠmu výbĂŹru počtu výpočetních uzlů a nadhodnocení výpočetního času, což vede k tomu, že plánovač clusteru nemusí vhodnĂŹ pracovat s alokacemi zdrojů, Ăşlohy zbytečnĂŹ dlouho čekají ve frontách a zvyšuje se výsledná cena a výpočetní čas výpočtu. Prezentovaný přístup se snaží reagovat na tento problĂŠm uchováváním výkonnostních dat pro vybranĂŠ Ăşlohy a jejich zpracováním pomocí genetických algoritmů. Výsledkem je vhodný výbĂŹr spouštĂŹcích parametrů (dĂŠlka bĂŹhu, počet uzlů) pro jednotlivĂŠ Ăşlohy, kterĂŠ vede k optimalizaci výslednĂŠho času nebo ceny výpočtu. NavrženĂŠ fitness funkce optimalizují spuštĂŹní Ăşloh jak na zdrojích se sdílenými zdroji tak i s dedikovanými. Po nasbírání výkonnostních dat je přístup obecnĂŹ aplikovatelný.
Konvergencia PSIIM v 2D
KonvergenčnĂŠ testy vyvíjanej korekčnej metĂłdy sĂş pomerne netriviálne. PokĂşsim sa to demonštrovat na (už známom) problĂŠme so šírením mechanickĂŠho vlnenia v prostredí s kruhovým rozhraním. VychádzajĂşc z predchádzajĂşcich experimentov ukážem, čo na nich nebolo ideálne, a kam som sa až dostal.
DDoS Protector: Akcelerovaná mitigace DDoS Ăştoků
V prezentaci v krátkosti představím hlavní parametry a vlastnosti systĂŠmu vytvářenĂŠho pro vysokorychlostní filtraci nežádoucího sítovĂŠho provozu, především pro potlačení DDoS Ăştoků. SystĂŠm je vyvíjen pod hlavičkou sdružení CESNET v rámci projektu bezpečnostního výzkumu MVčR, na jehož řešení se aktivnĂŹ podílím. Do jistĂŠ míry se jedná o praktickĂŠ a reálnĂŠ uplatnĂŹní přístupů ke zpracování sítovĂŠho provozu, kterými se zabývám v rámci řešení svĂŠ disertační práce.
Vyhodnocení odolnosti proti poruchám systĂŠmu na FPGA s řadičem rekonfigurace
Odolnost proti poruchám je zásadní obzvláštĂŹ u systĂŠmu, ke kterým není přímý přístup pro jejich opravu nebo by jejich selhání vedlo k neĂşmĂŹrným ztrátám. Typickým příkladem jsou vesmírnĂŠ aplikace. Navíc jsou FPGA, na která se zamĂŹřujeme, náchylná na projevy radiace, která způsobuje zvýšenĂŠ riziko poruch. Proto je nutnĂŠ i přes jejich výskyt zajistit bĂŹh systĂŠmu dle specifikace. V prezentaci se zamĂŹřím na výsledky z experimentů s rekonfigurací chybných částí systĂŠmu na FPGA v různĂŹ kritických prostředích a takĂŠ porovnání s předchozími přístupy bez rekonfigurace. Dále představím ovĂŹření simulací získanĂŠho odhadu odolnosti systĂŠmu v TMR s rekonfigurací poškozených modulů. Nakonec se zamĂŹřím na plány se zvyšováním odolnosti samotnĂŠho řadiče.
A Non-Uniform Timestep Step approach to leapfrog integration scheme
In the numerical solution of PDE, it is often the case that underlying medium properties are strongly heterogeneous. Therefore a non-uniform time step integration scheme can significantly decrease overall simulation time while having minimal impact on performance. To allow for different time steps in distributed simulations, subdomain interface values have to be evaluated at a specific time given by the neighbor time step size. A few possible approaches will be discussed. Then for a selected one, we will present a derivation of local truncation error whit some numerical examples proving feasibility using the k-Wave toolbox.
Limity určovania taxonĂłmie v metagenomike na báze 16s rRNA a možnosti ich prekonania
Vdiaka pokročilým technolĂłgiam sekvenácie DNA a metagenomickým metĂłdam, ktorĂŠ sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhalit baktĂŠrie nekultivovatelnĂŠ v laboratĂłrnych podmienkach. Typickým postupom pre určovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiĂłnov gĂŠnu 16S rRNA nasledovaná klasifikáciou v počítači. Aj napriek tomu, že sekvenácia gĂŠnu 16S rRNA je stále velmi rozšíreným prístupom, presná identifikácia baktĂŠrií na základe sekvencií 16S rRNA má svoje problĂŠmy a často je v praxi nahradzovaný technolĂłgiou WMGS. Vo svojej prezentácii poukážem na to, že technolĂłgia WMGS má svoje vlastnĂŠ Ăşskalia a nemusí priniest lepšie výsledky než 16s rRNA. Dalej sa zameriam na zlepšenie prístupov založených na 16s rRNA a predstavím spĂ´sob, ktorým sa snažím toto zlepšenie dosiahnut v rámci svojej dizertačnej práce.
Another Phatoacustic Imaging Presentation
In the last six months, I have been focused on two goals and they will be the main points of the presentation. First, I will describe our "real-time" photoacoustic reconstruction system for breast screening. The system is currently deployed in the hospital and performs above our expectations. The second goal was to find a way to reduce the memory footprint of k-Wave for photoacoustic reconstruction on fine reconstruction grids. I will describe a problem of memory consumption for source signals and how it was eliminated. We are now able to compute reconstruction on finer grids than before using the same computational resources. Finally, I will present plans to further improve the reconstruction by reducing the volume covered by the computational grid.
Evoluční optimalizace kombinačních obvodů
Ve svĂŠ dizertaci se zabývám evoluční optimalizací komplexních kombinačních obvodů. Využívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou část, tu zoptimalizuji pomocí CGP a návrátím ji zpĂŹt do původního obvodu. PrávĂŹ výbĂŹr podobvodů ale značnĂŹ ovlivňuje Ăşčinnost optimalizace - když se nepovede vybrat vhodný "kousek" obvodu, je moc malý/velký, nelze ho nijak vylepšit atp. V mojí prezentaci bych chtĂŹla srovnat výsledky mých předchozích optimalizačních experimentů založených na výbĂŹru podobvodů např pomocí algoritmů implementovaných v předchozí práci a výsledky z experimentů s výbĂŹrem založeným na vyhledávání rekonvergentních cest, kterĂŠ se mi po strastiplnĂŠm boji konečnĂŹ podařilo rozbĂŹhnout.
NovĂŠ metody optimalizace interpretace scĂŠnářů portovatelných stimulů
Funkční verifikace se stala nezbytnou součástí návrhu designu. Neustále zvyšujicí se komplexnost designů má za následek neustále se zvyšující nároky na odhalení chyb pomocí funkční verifikace. To vytváří velký tlak na výzkum efektivity verifikace, která je stále pomĂŹrnĂŹ nízká. Tomuto problĂŠmu se v průbĂŹhu let dostalo velkĂŠ pozornosti a vzniklo mnoho přístupů, kterĂŠ efektivitu verifikace zvyšují. Jeden z nových přístupů přináší Portable Test and Stimulus Standard, který se zamĂŹřuje na znovupoužitelnost verifikačních stimulů. Standard přináší novĂŠ možnosti pro funkční verifikaci, ale zároveň takĂŠ novĂŠ výzvy spojenĂŠ s jeho použitím. Navíc klade požadavky na verifikační inženýry a jejich znalosti o novĂŠm standardu, kterĂŠ jsou nezbytnĂŠ pro jeho správnĂŠ použití. Cílem dizertační práce bude uživatelsky zpříjemnit použití standardu a to zejmĂŠna automatizací procesu vertikálního znovupoužití modelů z blokovĂŠ ĂşrovnĂŹ na Ăşrovni systĂŠmovĂŠ. Toto zahrnuje vhodnĂŠ spojení blokových modelů a výbĂŹr vhodnĂŠ techniky pro extrakci informace z designu za Ăşčelem automatickĂŠho doplnĂŹní systĂŠmovĂŠ funkcionality do systĂŠmovĂŠho modelu. V rámci pojednání k dizertační práci bylo již provedeno nĂŹkolik analýz a implementačních experimentů, kterĂŠ ukazují potenciál zvolenĂŠ metody.
Stavová paketová klasifikace pro architektury s heterogenní pamĂŹtí
Nedostatek pamĂŹti na čipu, limitovaný počet přístupů do externí pamĂŹti a datovĂŠ závislosti patří mezi tradiční problĂŠmy stavovĂŠ paketovĂŠ klasifikace. Tento problĂŠm posledních 10 let eskaluje v SDN sítích, kde konfigurace bϞnĂŹ kombinují miliony 64B+ pravidel s velkou složitostí vyhledávání. Pro hardwarovou akceleraci tĂŠto Ăşlohy je potřeba použít externí pamĂŹti a přepracování celĂŠho konceptu klasifikace. Použitím relaxovanĂŠho pamĂŹtovĂŠho modelu a spekulativního vyhodnocování je možno dosáhnout výraznĂŠho zvýšení výkonu pro aplikace s read-modify-write charakteristikou jako je i tato. Pro případy použití SDN na 100G však takováto naivní implementace zabírá neĂşnosnĂŠ množství zdrojů FPGA a pro vyřešení dílčích problĂŠmu je potřeba optimalizovat celu Ăşlohu na globální Ăşrovni. Tato prezentace bude obsahovat optimalizace takovĂŠto architektury za Ăşčelem zvýšení výkonu, snížení zdrojů a podporu dalších SDN specifických požadavků.
Rychlejší metoda evoluce logických obvodů za použití sĂŠmantiky v CGP
V dnešní dobĂŹ jsou obvody značnĂŹ komplexní a jejich návrh je proto složitý. Použitím evolučních algoritmů může programátor Ăşlohu návrhu obvodů automatizovat, ale potřebný výpočetní čas neumožní generovat příliš velkĂŠ obvody. Z tohoto důvodu je užitečnĂŠ vytvářet novĂŠ evoluční metody, kterĂŠ mají lepší škálovatelnost. Jednou takovou metodou je sĂŠmanticky orientovaný mutační operátor (SOMO) v kartĂŠzskĂŠm genetickĂŠm programování (CGP), na který se tato prezentace zamĂŹřuje. Metoda umožňuje například evoluci nových násobiček 5Ă5b za dobu nĂŹkolika vteřin. Tohoto zrychlení oproti standardnímu mutačnímu operátoru CGP je dosaženo převodem evaluace kandidátních řešení do podoby porovnání optimálního vstupu mutovanĂŠho uzlu s předcházejícími výstupy. V prezentaci bude fungování metody vysvĂŹtleno a budou nastínĂŹny další možnosti jak tuto metodu dále optimalizovat.
Odhalování kybernetických Ăştoků s využitím technik strojovĂŠho učení
V poslednej dobe sa strojovĂŠ učenie uplatňuje v čím dalej väčšej miere. Jednou z oblastí použitia strojovĂŠho učenia je detekcia malwaru v sieti. Väčšina malwaru komunikuje so serverom za Ăşčelom získania inštrukcii, ktorĂŠ má výkonat, prípadne kvĂ´li zberu odchytených dát. Pri tvorbe moderných malwarov sa pre staženie identifikácie riadiaceho servera používajĂş algoritmy pre generovanie domĂŠn (Domain generation algorithm - DGA). DGA algoritmy generujĂş velkĂŠ množstvo domĂŠn, na ktorých môže byt server dostupný. Pokial je model vytvorený na základe vhodne zvolených atribĂştov na kvalitnej dátovej sade, je možnĂŠ detekovat malwar využívajĂşci DGA algoritmy pre komunikáciu v sieti. Cielom práce je hladanie dátových sád, ktorĂŠ klasifikátor nevie správne identifikovat ako nevalidnĂŠ.
Digital two-parametric spectrometric system for characterization of mixed neutron-gamma field in experimental devices
In this talk, we describe a new, digital spectrometric system and results obtained from measurements of neutron and gamma mixed fields in experimental reactors (LR-0, LVR-15, VR-1), cyclotrons and neutron generators. An apparatus based on the analog processing of output signals from the scintillation stilbene detector was used so far in measurements of these fields. However, this analog apparatus has several disadvantages. In addition to the large volume and weight of the instrument which complicates its manipulation, there is a problem of a maximum number of detected particles per second. This analog system works with the order of magnitude of 10^3 processed impulses per second. This limitation prolongs experiment duration to as long as tens of hours. Furthermore, in measurements with high gamma radiation background, like in close proximity to activated fuel, such limitation makes an experiment almost impossible. The spectrometric system with digital processing of detector output impulses allows measurements with impulse rate of at least one order of magnitude higher and thus eliminates to a great extent previously mentioned limitations. Very fast digitizers with appropriate bit resolution are a necessary condition in this case. Digitizers in the spectrometric system have bit resolution of 10 bits with sampling frequency from 1 GS/s to 8 GS/s and a resolution of 12 bits with frequency from 400 MB/s to 1 GS/s. Digitalized data are then processed using FPGA. Measured data can be processed online thanks to very fast two parameter evaluation algorithms, or these data can be later processed offline. For this situation, we use mostly algorithms based on charge comparison methods. We can thus obtain a comparison of results between older and verified analogue two parameter spectrometric system and newer digital approach. For a comparison of a quality of neutron and gamma ray impulse separation, we used FoQ (Function of Quality) algorithm. This algorithm quantifies a quality of separation of neutron and gamma part with respect to impulse amplitude. MCNP calculations were included to verify the correctness of measurement results. These results show that digital spectrometric system fully replaces the former analogue system and surpasses it especially in required experiment duration.
BIO
ZdenĂŹk MatĂŹj je odborným asistentem na FakultĂŹ informatiky Masarykovy univerzity v laboratoři embedded systems v BrnĂŹ, kde je od roku 2008. Vyučuje a vede studenty a výzkumnĂŠ projekty včetnĂŹ projektů o detekci ionizujícího záření. Vyučuje především předmĂŹty v oblasti návrhu a fungování digitálních technologií. Jeho výukovĂŠ aktivity jsou zamĂŹřeny na výuku studentů v oblasti programování jednočipových mikropočítačů a programovatelných hradlových polí (FPGA). Vede tým studentů a zapojuje je do výzkumu a vývoje rychlých neutronových spektrometrů pro smíšenĂŠ pole neutronů a gama záření. Velkým kladem je dlouhodobá součinnost se soukromou sfĂŠrou a možnost předat nabranĂŠ zkušenosti studentům. Zároveň s výukou na MU totiž tráví ZdenĂŹk již osm let jako vývojář a výzkumný pracovník v soukromých společnostech v oblasti elektronických zařízení a zařízení pro jedernĂŠ provozy. Jeho primárním zájmem je vývoj algoritmů spektrometrickĂŠho mĂŹřícího zařízení a rychlĂŠ zpracování dat. NĂŹkolik praktických výsledků jeho vývoje v oblasti detektorů jadernĂŠho záření je použito v jaderných elektrárnách Dukovany a Temelín. ZdenĂŹk spolupracuje již řadu let při výzkumných aktivitách s organizacemi CVř řež a Akademie vĂŹd. SpolečnĂŹ s tĂŹmito institucemi společnĂŹ s Univerzitou obrany a VUT Brno vyvíjí digitální spektrometrickĂŠ systĂŠmy pro smĂŹsná pole záření gama a neutronů. Podílel se na nĂŹkolika průmyslových vzorech a patentu v oblasti radiační ochrany a spektrometrických systĂŠmů. Díky ĂşzkĂŠ spolupráci především s CVř řež vzniklo mnoho kvalitních výsledků publikovaných v impaktovaných časopisech. Spolupracuje na experimentech u jaderných reaktorů LR-0, LVR-15 a VR-1. Díky společným výsledkům se podařilo charakterizovat mnohá neutronová pole I v zahraničí (např. FRMII). ĂspĂŹch ve vývoji digitálního spektrometrickĂŠho systĂŠmu (NGA-01), na kterĂŠm se ZdenĂŹk podílí, podtrhuje fakt, ža pomohl k upřesnĂŹní knihoven jaderných dat IRDFF-II. Jeho současným výzkumným projektem je přenos scintilačního záření na dlouhĂŠ vzdálenosti pomocí optických vláken, což umožní mĂŹření neutronovĂŠ spektrální husoty toku i u zařízení, kde se nachází velká elektrická a magnetická pole. PředevĂŹím jde o velkĂŠ urychlovače částic a nebo například mikrotron.Evoluční návrh kvantových operátorů.
V posledních letech nastává celosvĂŹtový boom v oblasti kvantovĂŠho počítání. Každý mĂŹsíc vycházejí novĂŠ články a objevy, kterĂŠ neustále posunují tento koncept smĂŹrem kupředu. Od sálových počítačů k mikročipům, z laboratoří do officů, od univerzitních výzkumů ke komerčnímu použití. Je tedy otázkou času než se s kvantovĂŠ programování stane jednou z vyhledávaných dovedností. Protože tvorba kvantových algoritmů vyžaduje osvojení neintuitivních konceptů kvantovĂŠ mechaniky, jejich automatizovaný návrh může ušetřit čas i Ăşskalí s tím spojenĂŠ.
NovĂŠ superpočítače v IT4I a LUMI
V nĂŹkolika minutách bych rád představil novĂŠ superpočítače v rámci IT4Innovations a konsorcia LUMI.
HPC akcelerace CMAES HIFU plánování.
Ve svĂŠ disertaci se vĂŹnuji evolučnímu návrhu ultrazvukových operačních plánů. Na tomto semináři představím novĂŹ implementovanou HPC akceleraci CMAES HIFU plánování. Implementovány byly dva distribuovanĂŠ modely - ostrovní evoluce a model farmáře. Tato vylepšení umožňují evoluci optimálního plánu za průmĂŹrnĂŹ čtyřikrát kratší dobu oproti bϞnĂŠmu modelu jednouzlovĂŠho výpočtu.
Comparison of various parallelism paradigms in the context of CNN training using TensorFlow
This paper explores and discusses various parallelization approaches regarding the training of the Convolutional Neural Networks (CNN). Training of CNNs is a very computationally demanding process and in order to speed up this process many parallelization methods can be used. This paper is mainly focused on synchronous and asynchronous data parallelism and model parallelism. The performance of implemented parallelization methods are then put to the test in the form of experiments, that consist of training several different CNN models. Based on the experiments the final performances are estimated.
SystĂŠmy odolnĂŠ proti poruchám: Případová studie pro elektronický zámek
Odolnost proti poruchám (OPP) nemusí být součástí jen rozsáhlých systĂŠmů, družic a medicínských přístrojů. Poslední dobou řídí elektronika naše životy více, než kdy předtím. Proto může být zajímavĂŠ zkoumat využití OPP takĂŠ ve "spotřební" elektronice. V prezentaci budou představeny testy OPP na tzv. elektronickĂŠm zámku. I ten svým způsobem vykonává kritickou funkcionalitu. V prezentaci budou představeny dva aktuální výsledky: 1) vlivy zakomponování SW implementovanĂŠ OPP do jednoduššího systĂŠmu využívajícího mikrokontrolĂŠr; a 2) bude představeno vyhodnocení volby architektury CPU na pokročilejším systĂŠmu zámku, který využívá vestavĂŹný OS Linux.
Local Fourier Basis for Pseudo-spectral Methods: Beyond Performance
The presentation will discuss impact of a local Fourier basis approach to the simulation of ultrasound beyond enabling high performance simulations on HPC systems. Basic numerical properties of the k-space model utilized by k-Wave toolkit will be compared to other approaches (FD, DGM and FEM). The benefit of LFB approach will be illustrated by few examples of novel domain decomposition and model coupling methods.
Stav práce, projekt PAMMOTH a PORD
V prezentácii v krátkosti zhrniem stav a plán dizertácie. Následne predstavím moju prácu na projekte PAMMOTH, ktorĂŠmu som sa v poslednom čase venoval.
Já a moje disertace v dobĂŹ covidí
Ve svĂŠ disertaci se zamĂŹřuji na spouštĂŹní biomedicínských řetĂŹzců Ăşloh na clusterech s cílem minimalizovat jejich celkový výpočetní čas nebo cenu. Myšlenka výbĂŹru spouštĂŹcích parametrů (počet výpočetních uzlů, výpočetní fronta, výpočetní čas) je založena na zpracování namĂŹřených škálovacích dat jednotlivých Ăşloh. Na tomto semináři představím mnou implementovaný nástroj k-Dispatch pro správu Ăşlohu, jeho využití v praxi a zamĂŹřím se na to, čím jsem se zabývala posledního půl roku. Na závĂŹr představím svůj plán, který by mĂŹl vĂŠst snad ke zdárnĂŠmu odevzdání disertační práce.
Metody strojovĂŠho učení v analýze šifrovanĂŠho sítovĂŠho provozu a možnosti jejich akcelerace
Nárůst podílu šifrovanĂŠho sítovĂŠho provozu komplikuje možnosti analyzovat jeho obsah pro bezpečnostní Ăşčely. Z tohoto důvodu se v tomto ohledu využívá statistických vlastností provozu namísto přímĂŠ analýzy jeho obsahu. Pro zpracování a následnĂŠ vyhodnocení stat. dat jsou pak využívány algoritmy strojovĂŠho učení. Ty umožňují jednak pracovat s velkým objemem dat a zároveň lepe rozlišit typy provozu. Tyto přístupy jsou však nasazování převážnĂŹ v off-line režimu, tedy na již zachycených a uložených datech. Pro on-line analýzu je nutnĂŠ jednak zpracovat příchozí provoz tak, abychom extrahovali všechny potřebnĂŠ statistickĂŠ ukazatele a zároveň byly schopní klasifikovat provoz na rychlosti linky. Toto zpracování je možnĂŠ provĂŠst v softwaru. HardwarovĂŠ řešení však umožní integraci tĂŹchto metod do sobĂŹstačnĂŠho celku a zároveň uvolní CPU zdroje pro jinou činnost. V prezentaci bude ukázána HW architektura pro extrakci stat. dat s níž v současnosti pracuji. NáslednĂŹ bude prezentace zamĂŹřena na samotnĂŠ metody klasifikace a bude předveden návrh HW akcelerátoru využívající algoritmu RandomForest pro analýzu stat. dat v on-line režimu. V konci prezentace pak bude nastínĂŹn plán dalšího vývoje.
Zvýšení propustnosti IDS systĂŠmů pomocí prefiltru založenĂŠho na hash funkcích
Se zvyšující se rychlostí sítových linek je nutnĂŠ navyšovat takĂŠ propustnost bezpečnostních systĂŠmů. Klíčovými prvky pro zajištĂŹní ochrany sítovĂŠ infrastruktury jsou systĂŠmy IDS. Tyto systĂŠmy však v sítovĂŠm provozu provádí vyhledávání velkĂŠ sady vzorů specifikovaných regulárními výrazy, což má negativní vliv na jejich propustnost. Pro dosažení propustnosti 100 Gb/s je nutnĂŠ v současnĂŠ dobĂŹ proto tyto systĂŠmy provozovat na nĂŹkolika paralelních strojích. Rychlou prefiltrací sítovĂŠho provozu hledáním krátkých řetĂŹzců je však možnĂŠ výraznĂŹ snížit zátϞ na IDS sytĂŠm a dosáhnout tak vyšší celkovĂŠ propustnosti. Z tohoto důvodu jsme navrhli algoritmus pro odvození krátkých řetĂŹzců ze sady regulárních výrazů. Ve srovnání s předchozími metodami mohou řetĂŹzce odvozenĂŠ navrhovaným algoritmem redukovat sítový provoz až 3,3krát lĂŠpe. Odvození řetĂŹzců z jednoho regulárního výrazu zabere navíc mĂŠnĂŹ jak sekundu, což umožňuje rychle mĂŹnit sadu pravidel v IDS. Pro vyhledávání tĂŹchto řetĂŹzců je možnĂŠ využít dříve navržený prefiltr založený na hash funkcích, který dokáže zpracovat více jak 100 Gb/s sítovĂŠho provozu.
Skládání střípků mozaiky aneb Co se událo a neudálo při práci na mojí disertaci
Moje disertace je zamĂŹřena na akceleraci IDS/IPS systĂŠmů, kterĂŠ jsou jednou z významných technologií pro zajištĂŹní bezpečnosti komunikační infrastruktury. Z důvodu vysokĂŠ výpočetní náročnosti je však velmi obtížnĂŠ splnit jejich výkonnostní požadavky a umožnit jejich nasazení ve vysokorychlostních sítích. Můj přístup akcelerace je založen na předzpracování (předfiltraci) části sítovĂŠho provozu, který s vysokou pravdĂŹpodobností nepředstavuje bezpečnostní hrozbu, čímž je umožnĂŹno efektivnĂŹ soustředit dostupnĂŠ výpočetní zdroje na analýzu pouze relevantní části sítovĂŠho provozu a dosáhnout urychlení. V rámci svĂŠho vystoupení na tomto semináři UPSY shrnu aktuální stav prací a barvitĂŹ popíšu sled souvisejících událostí od poslední podobnĂŠ prezentace. Na závĂŹr potom nastíním aktuální plán navazujících kroků, kterĂŠ by snad mohly vĂŠst k ĂşspĂŹšnĂŠmu dokončení a odevzdání tĂŠto práce.
Evoluce a optimalizace kryptografických booleovských funkcí pomocí genetickĂŠho programování
KryptografickĂŠ booleovskĂŠ funkce jsou jedním ze základních stavebních prvků moderních šifer. V závislosti na způsobu jejich použití od nich vyžadujeme různĂŠ vlastnosti, kterĂŠ jsou obvykle ve vzájemnĂŠm konfliktu, rozhodující o náročnosti prolomení výslednĂŠ šifry (nelinearita, korelační imunita,...) nebo o náročnosti její implementace (Hammingova váha, násobková složitost,...). AnalytickĂŠ metody návrhu tĂŹchto funkcí jsou schopnĂŠ generovat pouze nepatrnou podmnožinu všech možných funkcí s danými vlastnostmi, a pro nĂŹkterĂŠ kombinace vlastností vhodný analytický postup ani neexistuje. NejĂşspĂŹšnĂŹjšími metodami řešení tohoto problĂŠmu se ukázal být návrh pomocí různých variant genetickĂŠho programování (stromovĂŠ, kartĂŠzskĂŠ, lineární), kterĂŠ jsou schopnĂŠ sestavit libovolnou booleovskou funkci za cenu vysokĂŠ výpočetní náročnosti. Optimalizací tĂŹchto metod můžeme výpočetní náročnost návrhu snížit, a urychlit tak sestavování nových funkcí s danými vlastnosti.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani paketov
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
Vyhodnocení OPP systĂŠmu s řadičem rekonfigurace
Pro zajištĂŹní spolehlivĂŠho bĂŹhu zařízení v prostředí náchylnĂŠm na poruchy je zajištĂŹní jeho odolnosti proti poruchám (OPP) nezbytnĂŠ. Pracujeme se systĂŠmy na FPGA, kde využíváme TMR s rekonfigurací zasaženĂŠho modulu, kterou řídí její řadič. Pro vyhodnocení přínosu rekonfigurace z hlediska OPP je využita platforma pro vyhodnocení metodik OPP (robot v bludišti). V prezentaci budu diskutovat zabezpečování systĂŠmu pomocí rekonfigurace a následnĂŠ vyhodnocení přínosů.
Portable Stimulus - Vertical Reuse Automation
Portable Test and Stimulus Standard (PSS) is a potential game-changing standard in the field of simulation-based verification. We present the first practical example of our theoretical ideas about the automation of models created in PSS. The example is showing how thanks to the analysis of control logic drivers at the block-level, models can be transformed from block-level to a system level. We believe that any automation in this field, especially in building comprehensive models or automating some of the processes would help to save valuable time of verification engineers. As a practical example of the Design Under Test (DUT), we selected the execution stage subsystem of the PULP platform processor which is an open-source representative of the RISC-V processor subsystem. Firstly, we manually created PSS models for all blocks of this subsystem and also the PSS model of the whole execution stage. Afterward, we traced control logic drivers of these blocks and analysed, which findings are lethal for automated generation of execution stage PSS model.
Rychlejší metoda evoluce logických obvodů za použití sĂŠmantiky v CGP
V dnešní dobĂŹ jsou obvody značnĂŹ komplexní a jejich návrh je proto složitý. Použitím evolučních algoritmů může programátor Ăşlohu návrhu obvodů automatizovat, ale potřebný výpočetní čas neumožní generovat příliš velkĂŠ obvody. Z tohoto důvodu je užitečnĂŠ vytvářet novĂŠ evoluční metody, kterĂŠ mají lepší škálovatelnost. Jednou takovou metodou je sĂŠmanticky orientovaný mutační operátor (SOMO) v kartĂŠzskĂŠm genetickĂŠm programování (CGP), na který se tato prezentace zamĂŹřuje. Tato metoda umožňuje například evoluci nových násobiček 5Ă5b za dobu nĂŹkolika vteřin. Tohoto zrychlení oproti standardnímu mutačnímu operátoru CGP je dosaženo převodem evaluace kandidátních řešení do podoby porovnání optimálního vstupu mutovanĂŠho uzlu s předcházejícími výstupy. V prezentaci bude fungování metody detailnĂŹ vysvĂŹtleno.
Odhalování kybernetických Ăştoků s využitím technik strojovĂŠho učení
V poslednej dobe sa strojovĂŠ učenie uplatňuje v čím dalej väčšej miere. Jednou z oblastí použitia strojovĂŠho učenia je detekcia malwaru v sieti. Väčšina malwaru komunikuje so serverom za Ăşčelom získania inštrukcii, ktorĂŠ má výkonat, prípadne kvĂ´li zberu odchytených dát. Pri tvorbe moderných malwarov sa pre staženie identifikácie riadiaceho servera používajĂş algoritmy pre generovanie domĂŠn (Domain generation algorithm - DGA). DGA algoritmy generujĂş velkĂŠ množstvo domĂŠn, na ktorých môže byt server dostupný. Pokial je model vytvorený pomocou vhodne zvolených atribĂştov, je možnĂŠ detekovat malwar využívajĂşci DGA algoritmy pre komunikáciu v sieti.
Evoluční optimalizace kombinačních obvodů
Ve svĂŠ dizertaci se zabývám evoluční optimalizací komplexních kombinačních obvodů. Využívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou část, tu zoptimalizuji pomocí CGP a navrátím ji zpĂŹt do původního obvodu. PrávĂŹ výbĂŹr podobvodů ale značnĂŹ ovlivňuje Ăşčinnost optimalizace - když se nepovede vybrat vhodný "kousek" obvodu, je moc malý/velký, nelze ho nijak vylepšit atp. V mojí prezentaci bych chtĂŹla srovnat výsledky mých předchozích optimalizačních experimentů založených na výbĂŹru podobvodů např pomocí BFS algoritmu či windowingu, a výsledky z experimentů s výbĂŹrem založeným na vyhledávání rekonvergentních cest.
Stavový paketový filtr s použitím DDR4/HBM pro 100+Gb/s
PamĂŹtí typu DDR se v high-end sítových zařízení bϞnĂŹ nepoužívají, přestože poskytují papírovĂŹ dostatečný výkon za zlomek ceny. K problĂŠmům s DDR přispívá zejmĂŠna vysoká latence, obnovování a bankování. ObecnĂŹ read-modify-write operace s náhodnými adresami v aplikacích stavových filtrů dokáží zredukovat propustnost DDR pod 1% při naivním přístupu. Ani dnešní procesory nedokáží efektivnĂŹ pracovat v aplikacích, kde tĂŠmĂŹř každý přístup do pamĂŹti způsobí výpadek z cache. To je způsobeno zejmĂŠna správou cache, počtem vláken, hloubkou load/store bufferů, chybĂŹjícími instrukcemi, spekulacím bez znalosti algoritmu atd. technologii FPGA lze s přimĂŹřenými zdroji sestavit out-of-order architekturu stavovĂŠho sítovĂŠho filtru se spekulativním vyhodnocováním a tím výraznĂŹ zvýšit efektivitu přístupů do pamĂŹtí na Ăşroveň dostatečnou pro 100+Gb/s sítĂŹ. Ukázka takovĂŠto architektury a metodika její evaluace bude náplní tĂŠto prezentace.
Recent Advancements in Distributed Pseudospectral Method
The main advantage of the Distributed Pseudospectral method is the reduction of the communication in a distributed environment which is crucial to ensure high performance. We optimized this method further by enabling multiple spatial and temporal resolutions within the same simulation. Also, a new approach for further communication reduction was adopted, leading to many-fold reduction in the amount of communication while achieving comparable error. In this presentation, we will demonstrate core principles, present preliminary results, and discuss implication on the performance of such simulations.
Photoacoustic Tomography
In my presentation I will describe our approach to photoacoustic imaging and discuss the progress of the PAMMOTH project. I will show difference in CPU and GPU performance for the imaging and the difference between on-line (on-site) and off-line reconstruction. I will briefly return to reasoning why the use of progressive grid refinement could be beneficial and what needs yet to be done to confirm my hypothesis.
Identifikace mikroorganizmu na zaklade 16s rRNA
Vdaka pokročilým technolĂłgiam sekvenácie DNA a metagenomickým metĂłdam, ktorĂŠ sa vyvíjali behom posledných 30 rokov,
sme schopní v biologických vzorkách odhalit baktĂŠrie nekultivovatelnĂŠ v laboratĂłrnych podmienkach. Typickým postupom
pre určovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiĂłnov gĂŠnu 16S rRNA nasledovaná klasifikáciou
v počítači. Aj napriek tomu, že sekvenácia gĂŠnu 16S rRNA je velmi rozšíreným prístupom, presná identifikácia baktĂŠrií
na základe sekvencií 16S rRNA zostáva otvoreným problĂŠmom.
Presnost klasifikácie baktĂŠrií pomocou gĂŠnu 16S rRNA je ovplyvnená množstvom faktorov, medzi ktorĂŠ nepatrí iba výber klasifikačnĂŠho
algoritmu ale aj výber sekvenačných primerov či počet kĂłpií gĂŠnu 16s rRNA jednotlivých organizmov. Vo svojej prezentácií tieto
faktory priblížim, ukážem akým spĂ´sobom vplývajĂş na presnost klasifikácie a predstavím prístupy, ktorými sa snažím identifikáciu
baktĂŠrií zlepšit.
- Jakub Chlebík, Radim Lipka, Michal Piňos, Peter Ĺ˝ufan
Informace o projektech, publikování, činnostech na UPSY.
Aplikace koevolučních algoritmů při klasifikaci obtíží spojených s Parkinsonovou chorobou
V tomto semináři představím výstupy z mĂŠho pobytu na University of York, který byl uskutečnĂŹn v rámci projektu Mezinárodní mobilita výzkumníků VUT v BrnĂŹ. Na University of York jsem se zapojila do výzkumu počítačem asistovanĂŠ diagnostiky obtíží spojených s Parkinsonovou chorobou, který vede prof. Stephen L. Smith v rámci výzkumnĂŠ skupiny Intelligent Systems and Nano-science Group. V Ăşloze klasifikace dyskinesie (tj. pohybovĂŠ abnormality spojenĂŠ s předávkováním lĂŠky, kterĂŠ pacienti užívají) se podařilo ovĂŹřit přínos použití koevoluce prediktorů fitness při automatizovanĂŠm návrhu pomocí kartĂŠzskĂŠho genetickĂŠho programování - zejmĂŠna bylo dosaženo významnĂŠ akcelerace návrhu klasifikátoru dyskinezie. Na semináři dále představím návrh klasifikátoru dyskinesie, který soubϞnĂŹ využívá záznamy signálu z akcelerometru i gyroskopu (oproti předchozímu přístupu, který využívá záznamy pouze z akcelerometru) a je navrhován pomocí přístupu kompoziční koevoluce. Cílem tohoto přístupu je najít klasifikátor, který má vyšší přesnost klasifikace v podmínkách, ve kterých původní klasifikátor selhává - například při chůzi. Nakonec krátce představím další Ăşlohy z oblasti počítačem asistovanĂŠ diagnostiky Parkinsonovy choroby a jiných neurologických obtíží, do kterých jsem se v rámci mĂŠho pobytu takĂŠ zapojila.
Optimalizace hardwarovĂŠ architektury pro vyhledávání vzorů založenĂŠho na hash funkcích
Vyhledávání řetĂŹzců specifikovaných regulárními výrazy je hojnĂŹ využívaná operace v mnohých oblastech síÂovĂŠ bezpečnosti, nicmĂŠnĂŹ je výpočetnĂŹ velmi náročná a je nutnĂŠ ji akcelerovat. K akceleraci jsou s ĂşspĂŹchem využívána FPGA, do kterých jsou mapovány různĂŠ hardwarovĂŠ architektury. S narůstající rychlostí síÂových linek a zvĂŹtšující se sadou regulárních výrazů narůstá i spotřeba zdrojů FPGA. Pro výraznĂŠ snížení nároků na zdroje je možnĂŠ využít techniky z oblasti aproximate computing za cenu občasnĂŠ chybnĂŠ detekce. Navržená hardwarová architektura provádí s využitím hash funkcí rychlĂŠ vyhledávání krátkých řetĂŹzců, kterĂŠ jsou specifickĂŠ pro zvolenou sadu regulárních výrazů. Architektura byla navržena a optimalizována pro 10Gb linky a pro vyšší rychlosti značnĂŹ narůstá množství spotřebovaných zdrojů FPGA. Pro vytipování problematických částí byla provedena analýza architektury a za Ăşčelem dosažení rychlosti v řádu stovek Gb byly navrženy optimalizace, kterĂŠ výraznĂŹ snižují množství spotřebovaných zdrojů.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
TBA
TBA
TBA
TBA
Celulární automaty: principy, benchmarky, aplikace
Celulární automaty (CA) představují alternativní výpočetní platformu využívající masivního paralelismu a emergentních jevů. Jejich "programování", nebo lĂŠpe řečeno návrh CA pro řešení danĂŠ Ăşlohy, je značnĂŹ odlišnĂŠ od tvorby softwaru pro univerzální procesor a obvykle nelze použít zavedenĂŠ postupy. Ăasto se tedy používají pro návrh CA evoluční algoritmy v kombinaci s různými podpůrnými prostředky. Cílem přednášky bude formou přehledu ukázat základní koncept CA, Ăşskalí jejich návrhu a použití ve výzkumu různých benchmarkových Ăşloh i praktických aplikací. Budou zmínĂŹny experimenty, provádĂŹnĂŠ v nedávnĂŠ dobĂŹ nejen na FIT, a zejmĂŠna demonstrovány vybranĂŠ výsledky v podobĂŹ "živých" ukázek s využitím simulátoru CA.
Evoluční syntĂŠza komplexních číslicových obvodů
Ve svĂŠ prezentaci představím evoluční optimalizaci složitých číslicových obvodů, kde se momentálnĂŹ zabývám hlavnĂŹ vhodným způsobem výbĂŹru částí tĂŹchto obvodů a jejich následnou optimalizací pomocí CGP. Dále budou prezentovány první výsledky experimentů s adaptováním nastavení parametrů optimalizace na základĂŹ vlastností obvodů a analýzy výsledků předchozích experimentů.
Automatický návrh systĂŠmů odolných proti poruchám
UrčitĂŠ systĂŠmy vyžadují vysokou spolehlivost, zakomponovat odolnost proti poruchám do rozsáhlých systĂŠmů je ale náročný Ăşkol. Ve svĂŠ práci se proto zabývám automatickým návrhem odolných systĂŠmů. Cílem je vytvořit metodu, jež na vstupu obdrží popis systĂŠmu a na výstupu vyprodukuje systĂŠm, jehož odolnost byla zvýšena ĂşmĂŹrnĂŹ poskytnutým prostředkům na čipu (dostupnĂŠ plochy na čipu). Experimentální část práce se zamĂŹřuje především na hradlová pole FPGA založená na pamĂŹtech SRAM. Prezentace bude zamĂŹřena na dvĂŹ komponenty zmínĂŹnĂŠ metody, kterým jsem se v poslední dobĂŹ vĂŹnoval: 1) strategie volby prostředků pro dosažení odolnosti a 2) urychlení odhadu odolnosti. Tento aktuální výzkum bude v prezentaci zasazen do kontextu celĂŠ dosavadní práce.
Using Control Logic Drivers for Automated Generation of System-level Portable Models
In this presentation, I will share with you what is the current focus of the Ph.D. thesis and what has been done this academic year. Portable Test and Stimulus Standard is a new Accellera standard for an abstract definition of the verification intent that can be used for stimuli generation for different types of verification environments and at different levels of design hierarchy. Currently focus is on vertical reuse of portable models which is basically about adapting portable models for block-level designs to portable models defined at the subsystem or system-level. This adaptation is usually based on manually defined (sub)system-level control restrictions and resources sharing restrictions. The goal is to define algorithms which do transformations of portable models so as the restrictions are automatically added or suggestions for the user are made. In our first experiments, we focus on building control restrictions based on the control logic drivers extracted from the subsystem-level design.
Limity Určovania TaxonĂłmie v Metagenomike na Báze 16s rRNA
VĂŻaka pokročilým technolĂłgiam sekvenácie DNA a metagenomickým metĂłdam, ktorĂŠ sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhali baktĂŠrie nekultivovatežnĂŠ v laboratĂłrnych podmienkach. Typickým postupom pre určovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiĂłnov gĂŠnu 16S rRNA nasledovaná klasifikáciou v počítači. Aj napriek tomu, že sekvenácia gĂŠnu 16S rRNA je vežmi rozšíreným prístupom, presná identifikácia baktĂŠrií na základe sekvencií 16S rRNA zostáva otvoreným problĂŠmom. Vo svojej prezentácii predstavím limity klasifikácie pomocou sekvencií variánt gĂŠnu 16S rRNA a zameriam sa na potenciál využitia jeho intragenomickej variability pre spresnenie klasifikácie.
Large-scale Photoacoustic Tomography: A Trade-off Between Image Quality and Computational Cost
To obtain images of high resolution and quality, the employed acoustic simulation method needs to support a wide frequency spectrum and accurate models of both the sensors and the heterogeneous acoustic properties of the tissue. However, in particular simulating a broad frequency spectrum requires considerable computational resources and time and iterative image reconstruction methods run multiple of such simulations sequentially. To reconstruct an image of a human breast at a resolution of 0.2mm, the computations may take from a couple of days to several weeks to finish even on large CPU clusters. We compare the performance and computational cost of an iterative image reconstruction method using different computational grids supporting frequencies up to 0.31, 0.61 and 1.13 MHz corresponding to grid spacings of 0.8, 0.4 and 0.2 mm, respectively. We discuss current issues and plan and possible utilization of reconstruction using the lower resolutions for the medical screening.
Fourier resampling: the key component of multiresolution simulation
In a distributed simulation, there is a need for resampling of some quantities to enable subdomains with different spatial resolutions. The fact that the Pseudospectral method often uses very coarse resolution complicates the process of resampling. One of the possibilities to tackle this problem is to evaluate Fourier interpolant at desired points. In my presentation, I will explain, in some detail, basic concepts of Fourier resampling as well as possible optimizations from a performance point of view. In addition, I will show some preliminary results regarding hybrid multiresolution simulations.
k-Wave: Fourier pseudo-spectral methods on multi-GPU machine
The presentation will explore behavior of Fourier pseudo-spectral methods on multi-GPU machines. System architectures of multi-GPU nodes in modern clusters such as Sierra and Summit will be briefly explored first. The properties and their impact on our implementation of k-Wave will be quantified. Finally, future development of k-Wave for those architectures will be outlined.
Odhalování kybernetických Ăştoků s využitím technik strojovĂŠho učení
V poslednej dobe sa strojovĂŠ učenie uplatňuje v čím ĂŻalej väčšej miere. Jednou z oblastí použitia strojovĂŠho učenia je detekcia malwaru v sieti. Väčšina malwaru komunikuje so serverom za Ăşčelom získania inštrukcii, ktorĂŠ má výkonaÂ, prípadne kvĂ´li zberu odchytených dát. Pri tvorbe moderných malwarov sa pre sÂaženie identifikácie riadiaceho servera používajĂş algoritmy pre generovanie domĂŠn (Domain generation algorithm - DGA). DGA algoritmy generujĂş vežkĂŠ množstvo domĂŠn, na ktorých môže by server dostupný. Pokiaž je model vytvorený pomocou vhodne zvolených atribĂştov, je možnĂŠ detekova malwar využívajĂşci DGA algoritmy pre komunikáciu v sieti.
Unroller: Discovering and Unrolling Routing Loops
Routing loops can seriously harm networks operation. Existing detection mechanisms, including mirroring packets, storing state on switches, or encoding the path onto packets, impose significant overheads on either the switches or the network. We present Unroller, a configurable solution that enables real-time identification of routing loops in the data plane with minimal overheads. This is achieved by embedding in the packet only a subset of the path taken. Although this can introduce errors, we show that Unroller can identify routing loops much more effectively than current state-of-the-art solutions on realistic topologies. Specifically, for any target false positive rate in the range 0.0001%-10%, Unroller requires at least 94% less network overhead (that is, bits added to packets) than existing methods.
Rychlejší metoda evoluce logických obvodů za použití sĂŠmantiky v CGP
V dnešní dobĂŹ jsou obvody značnĂŹ komplexní a jejich návrh je proto složitý. Použitím evolučních algoritmů může programátor Ăşlohu návrhu obvodů automatizovat, ale potřebný výpočetní čas neumožní generovat příliš velkĂŠ obvody. Z tohoto důvodu je užitečnĂŠ vytvářet novĂŠ evoluční metody, kterĂŠ mají lepší škálovatelnost. Jednou takovou metodou je dávková mutace v sĂŠmantickĂŠm kartĂŠzskĂŠm genetickĂŠm programování (SCGP), na kterou se tato prezentace zamĂŹřuje. Tato metoda umožňuje například evoluci nových násobiček 5Ă5b za dobu nĂŹkolika vteřin. Tohoto zrychlení oproti standardnímu CGP je dosaženo převodem evaluace kandidátních řešení do podoby porovnání vektorů. V prezentaci bude fungování metody detailnĂŹ vysvĂŹtleno.
k-Dispatch a adaptivní plánování spouštĂŹní Ăşloh
SpouštĂŹní vĂŹdeckých řetĂŹzců Ăşloh na superpočítačích je uživatelsky velice náročná operace. Vyžaduje znalost výpočetního stroje, použitých kĂłdů a jejich škálování. K efektivnímu spuštĂŹní Ăşloh, kde je cílem například snížení ceny výpočtu nebo naopak minimalizace výpočetního času, je nutnĂŠ monitorovat aktuální vytížení stroje a patřičnĂŹ přizpůsobit spouštĂŹcí parametry jednotlivých Ăşloh danĂŠ situaci. k-Dispatch komunikuje s uživatelskými aplikacemi, umí spustit definovanĂŠ řetĂŹzce Ăşloh, monitorovat je a v případĂŹ chyby restartovat danĂŠ Ăşlohy. Platforma cílí na bϞnĂŠ uživatele bez programátorkých znalostí, kterým poskytuje HPC prostředky jako službu a snaží se optimalizovat spuštĂŹní jednotlivých Ăşloh. Ve svĂŠ prezentaci budu prezentovat prototyp platformy k-Dispatch a adaptivní plánování Ăşloh.
Jump extraction and removal in a 2-dimensional pseudospectral scheme
Previously, we looked into a design of a correction scheme for wave propagation problems in a heterogeneous media, dealing with the emerging discontinuous solutions. The scheme has been since successfully implemented in a single spatial dimension. For us to cover more realistic simulations, we need to extend the method for multi-dimensional problems. In this presentation I will summarise my efforts towards modelling 2-dimensional problems, discussing the encountered issues and possible approaches of dealing with them.
Novinky v oblasti přibližnĂŠho počítání a akcelerace neuronových sítí
V tomto semináři představím výsledky z ročního pobytu na TU Wien, který byl uskutečnĂŹn v rámci mobility VUT. Zapojil jsem se do výzkumu týmu prof. Shafique (ECS FI) zejmĂŠna v oblasti přibližnĂŠho počítání. V první části se zamĂŹřím na řešení problĂŠmu přiřazení přibližných komponent do operací HW aplikace, např. grafickĂŠho filtru. S využitím technik strojovĂŠho učení se podařilo zlepšit vlastnosti proti konvenčním přístupům. Ălánek pojednávající o tĂŠto problematice byl publikován na konferenci DAC'19 (Core: A). V druhĂŠ části představím koncept přibližných neuronových sítí. V tĂŠto oblasti jsme již mĂŹli v minulosti dvĂŹ publikace, ovšem při spolupráci ve Vídni jsme práci významnĂŹ rozšířili o hledání kvalitních konfigurací akcelerátoru NN a tím dosáhli zajímavých výsledků. Ty jsme publikovali na konferenci ICCAD'19 (Core: A). V poslední části krátce představím výzkum v oblasti Capsule Neural Networks a zhodnotím práci v zahraničním týmu.
Metody strojovĂŠho učení v analýze šifr. siÂovĂŠho provozu a možnosti jejich
S narůstající potřebou šifrovat síÂový provoz se komplikuje možnost tento provoz analyzovat a monitorovat pro statistickĂŠ či bezpečnostní Ăşčely. Není totiž možnĂŠ provoz analyzovat přímým zpracováním aplikační vrstvy. Je však stále možnĂŠ využít statistickĂŠ informace o chování provozu v průbĂŹhu jeho toku, jako jsou např. mezipaketovĂŠ mezery nebo dĂŠlky paketů. S pomocí metod strojovĂŠho učení lze pak sestavit klasifikátor, jenž je schopen rozpoznat typ provozu s vyžitím tĂŹchto statistických informací. Tyto přístupy jsou v současnĂŠ dobĂŹ zamĂŹřeny především na zpracování dříve zachycených dat. Pro analýzu v reálnĂŠm čase na vysokorychlostních linkách se ukazuje potřeba HW akcelerace jednak pro získání potřebných stat. informací, a jednak pro samotnou klasifikaci. V prezentaci bude ukázána možnost akcelerace vybraných stat. parametrů síÂovĂŠho provozu a dále budou rozebrány možnosti využití metod strojovĂŠho učení, konkrĂŠtnĂŹ neuronových sítí a rozhodovacích stromů, s ohledem na přesnost klasifikace, časovĂŠ nároky na učení a zpracování, a složitost akcelerace.
Minimalizace násobkovĂŠ složitosti kryptograficky zajímavých booleovských funkcí
Násobková složitost (multiplicative complexity), tedy minimální počet operací AND nutný pro implementaci nĂŹjakĂŠ funkce, indikuje její náchylnost k prolomení pomocí algebraických Ăştoků. SoučasnĂŹ s tím, implementace nelineární operace AND v relevantních aplikacích obvykle představuje výraznĂŹ vĂŹtší zátϞ než implementace lineárních operací jakými jsou NOT a XOR. Při návrhu kryptograficky zajímavých booleovských funkcí, jakými mohou být ohnutĂŠ, odolnĂŠ nebo maskovací funkce, má proto význam snažit se počet operací AND omezit až na toto teoretickĂŠ minimum, a to i za cenu výraznĂŠho zvýšení počtu jiných operací. Problematika násobkovĂŠ složitosti je v současnosti prozkoumána pouze pro funkce s velmi malým počtem vstupů, a minimalizace funkcí dostatečnĂŹ velkých pro použití kryptografii proto představuje vhodnou příležitost k aplikaci evolučních postupů.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani paketov
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
SystĂŠmy odolnĂŠ proti poruchám - metodika návrhu řadiče rekonfigurace
Odolnost proti poruchám je nezbytná u kritických systĂŠmu a takĂŠ tĂŹch, kterĂŠ nejsou dostupnĂŠ ĂşdržbĂŹ jako např. vesmírnĂŠ aplikace. Soustředím se na tyto systĂŠmy na FPGA. Ty jsou náchylnĂŠ na SEU - poruchy konfigurační pamĂŹti. Ovšem je možnĂŠ se z nich zotavit za pomoci rekonfigurace, která je řízena jejím řadičem. V rámci DP budu vyhodnocovat jednotlivĂŠ přístupy k návrhu takovĂŠho řadiče. Jednou z důležitých vlastností je odolnost samotnĂŠho řadiče.
RychlĂŠ hledání vzorů v síÂovĂŠm provozu s využitím technik aproximate computing
Vyhledávání řetĂŹzců specifikovaných regulárními výrazy je hojnĂŹ využívaná operace v mnohých oblastech síÂovĂŠ bezpečnosti, nicmĂŠnĂŹ je výpočetnĂŹ velmi náročná a je nutnĂŠ ji akcelerovat. K akceleraci jsou s ĂşspĂŹchem využívána FPGA, do kterých jsou mapovány různĂŠ hardwarovĂŠ architektury. S narůstající rychlostí síÂových linek a zvĂŹtšující se sadou regulárních výrazů narůstá i spotřeba zdrojů FPGA. Pro výraznĂŠ snížení nároků na zdroje je možnĂŠ využít techniky z oblasti aproximate computing za cenu občasnĂŠ chybnĂŠ detekce. Navržená hardwarová architektura provádí s využitím hash funkcí rychlĂŠ vyhledávání krátkých řetĂŹzců, kterĂŠ jsou specifickĂŠ pro zvolenou sadu regulárních výrazů. Protože je vstupní provoz výraznĂŹ redukován, navazující přesnĂŠ vyhledávání může být provádĂŹno na výraznĂŹ nižší rychlosti pomocí CPU nebo s využitím pomalĂŠho automatu, který spotřebovává pouze malĂŠ množství hardwarových zdrojů.
Evoluční syntĂŠza komplexních číslicových obvodů
Ukazuje se, že metody syntĂŠzy číslicových obvodů využívající evolučních algoritmů, zejmĂŠna kartĂŠzskĂŠho genetickĂŠho programování pracujícího přímo nad reprezentací na Ăşrovni hradel, jsou schopny produkovat implementace, kterĂŠ jsou v řadĂŹ případů mnohem efektivnĂŹjší než implementace získanĂŠ pomocí současných syntĂŠzních technik. Evoluční syntĂŠza však byla doposud aplikována pouze na relativnĂŹ malĂŠ benchmarkovĂŠ obvody - jedním z důvodů je problĂŠm škálovatelnosti evaluace, který znemožňuje pracovat přímo s instancemi sestávajícími z milionů hradel. Cílem mĂŠ práce je navázat na předchozí výzkum a zabývat se možnostmi evoluční optimalizace složitých číslicových obvodů, kterĂŠ jsou typicky popsány hierarchicky pomocí HDL jazyků.
OvĂŹřování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
RelativnĂŹ nový programovací jazyk P4 přidává potřebnou flexibilitu síÂovým zařízením. Pro nasazení P4 jazyka je nutnĂŠ aby překladačem generovanĂŠ hardwarovĂŠ komponenty neobsahovaly chyby. Pro Ăşčely funkční verifikace generovaných HW kompnent byl vytvořen generátor paketů od kterĂŠho si slibuji stejnĂŠ pokrytí výslednĂŠho kĂłdu pomocí menšího počtu paketů.
MetĂłdy Určovania TaxonĂłmie v Metagenomike na Báze 16s rRNA
VĂŻaka pokročilým technolĂłgiam sekvenácie DNA a metagenomickým metĂłdam, ktorĂŠ sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhali baktĂŠrie nekultivovatežnĂŠ v laboratĂłrnych podmienkach. SĂşčasní autori uvádzajĂş, že tieto baktĂŠrie predstavujĂş viac ako 99% existujĂşcich bakteriálnych druhov. Možnos ich detekcie sa preto považuje za vežmi významný pokrok v mikrobiolĂłgii. Objem a charakter dát produkovaných pri použití metagenomických metĂłd ale kladie značnĂŠ nároky na výpočtovĂŠ prostriedky a vyžaduje použitie špecializovaných algoritmov. Hlavným ciežom mĂ´jho výskumu je návrh, implementácia a vyhodnotenie novĂŠho algoritmu na identifikáciu baktĂŠrií pomocou metagenomických dát typu 16s rRNA. V prezentácii sa zamerám na najväčšie nedostatky sĂşčasných metĂłd, predstavím spĂ´soby vyhodnotenia, ktorĂŠ sĂş špecificky zameranĂŠ na klasifikáciu baktĂŠrií a priblížim, ako sa snažím nedostatky sĂşčasných metĂłd odstrániÂ.
Tvorba 3D obrazu z fotoakustických dat
Představím princip fotoakustickĂŠho snímkováni a dvou odlišných metod tvorby výslednĂŠho diagnostickĂŠho obrazu. V rámci projektu PAMMOTH se podílíme na tvorbĂŹ scanneru schopnĂŠho zobrazit "v reálnĂŠm čase" fotoakustický obraz. Krátce projdu co je již hotovo a co je potřeba implementovat než bude moci přistroj podstoupit testování. (Dle plánu by mĂŹlo začít v listopadu.) Na závĂŹr představím plán modifikací použitých metod, od kterých si slibuji kratší dobu rekonstrukce obrazu, respektive vyšší kvalitu obrazu za stejný výpočetní čas.
Distributed Multiresolution Pseudospectral Method
The use of parallel distributed algorithms is critical for taking the full advantage of modern cluster-like supercomputer architectures for large-scale simulations. As media parameters may vary significantly in the simulation domain, it is also important to support different levels of resolution, tailored for each subdomain, which enable optimal performance and resources sparing. In this short talk, I will cover a motivation behind this approach, basic principles as well as some preliminary results.
|
Datum |
Přednášející |
|
3. kvĂŹtna |
Iša, R., Kocnová, J., Husa, J., Wiglasz, M., Kešner, F., Grochol, D., Fukač, T. |
|
10. kvĂŹtna |
Kekely, M. Kučera, J., Vrána, R., Wrona, J., Matoušek, D., Hyrš, M. |
|
17. kvĂŹtna |
Kukliš, F., Bordovský, G., Kadlubiak, K., Jaroš, M., Budiský, J., Vaverka, F., Nikl, V. |
|
24. kvĂŹtna |
Smatana, S., Sumbalová, L., Nevoral, J., Crha, A., Šimek, V., Tesař, R., Viktorin, J. |
|
31. kvĂŹtna |
Bardonek, P., Pánek, R., Lojda, J., Krčma, M., Ăekan, O., Podivínský, J., Szurman, K. |
Generování verifikačních stimulů
Ve svĂŠ prezentaci shrnu dosaženĂŠ výsledky v oblasti generování stimulů pro různĂŠ systĂŠmy a nastíním plán prací vedoucí k dokončení disertační práce.
Využití verifikace pro ovĂŹřování odolnosti proti poruchám v systĂŠmech založených na FPGA
V rámci prezentace budou představeny výsledky dosaženĂŠ v průbĂŹhu řešení disertační práce na tĂŠma ovĂŹřování odolnosti proti poruchám v systĂŠmech založených na FPGA. V prezentaci bude představena takĂŠ celková struktura samotnĂŠ disertační práce.
PAIG Přepisování: logická syntĂŠza polymorfních obvodů
Polymorfní obvody jsou speciální číslicovĂŠ schopnĂŠ realizovat dvĂŹ a více logických funkcí v závislosti na stavu okolního prostředí. ProblĂŠmem takových obvodů je však jejich návrh. V prezentaci vám představím reprezentaci dvoufunkčních polymorfních obvodů ve struktuře zvanĂŠ AIG a následnĂŹ aplikaci přepisovací techniky, která slouží k optimalizaci výslednĂŠho obvodu.
TBA
TBA
Využití evolučních algoritmů pro návrh a optimalizaci síÂových aplikací
Ve svĂŠ prezentaci představím hlavnĂŹ vyčerpávající a usilovnou práci vedoucí k dokončení disertační práce. Dále se zmíním o novĂŠ připravovanĂŠ publikaci a dalších aktivitach.
Ambipolární tranzistory pro multifunkční obvodovĂŠ prvky
Ambipolární chování pozorovatelnĂŠ u moderních materiálů na bázi nano struktur či organických polymerů bylo zprvu považováno za pouhou zvláštnost bez možností praktickĂŠho uplatnĂŹní. Ukazuje se však, že lze tĂŠto vlastnosti s ĂşspĂŹchem využít pro realizaci tzv. multifunkčních spínacích prvků i složitĂŹjších obvodových komponent. V rámci prezentace budou představeny možnosti realizace takovýchto spínacích prvků, jejich vlastnosti a možnosti dalšího rozvoje tohoto konceptu.
Pokročilý paralelní kopulový algoritmus EDA
Zabývám se paralelními algoritmy EDA založenými na teorii kopulí a za využití migrace modelů. Podstatou migrace modelů je rozdĂŹlení celkovĂŠ populace na nĂŹkolik subpopulací, mezi kterými dochází k občasnĂŠ interakci (posílání pravdĂŹpodobnostního modelu). Tato modifikace zlepšuje konvergenci výpočtu ve srovnání se sekvenční verzí algoritmu. Kopule je prostředek statistickĂŠho zpracování dat, umožňující u vícerozmĂŹrnĂŠho rozdĂŹlení pravdĂŹpodobnosti oddĂŹlit výpočet marginálních rozdĂŹlení pravdĂŹpodobnosti od určení struktury vzájemných závislostí. V prezentaci stručnĂŹ představím obĂŹ tyto myšlenky a výhody jejich spojení a ukážu svĂŠ dosaženĂŠ výsledky. V závĂŹru se zmíním o strastech psaní dizertační práce.
Comparison of Different Approaches to GPU Programming Demonstrated on Particle Filter Implementation + Dizertation - Portable Stimulus update
Ever increasing the computational power of Graphical Processing Units demands to continuously improve the ways to exploit such a power. Not everybody wants to study aspects of parallel programming but still, want to be able to use the horsepower in the form of GPU he has at his disposal. The main focus of the article is to determine if one of the high-level approaches to programming GPU can keep up with the traditional programming languages designed specifically for the usage of GPU. For that purpose was selected an algorithm of particle filter applied on target tracking problem. This algorithm has much-needed parameters, that puts the traditional languages to a difficult position as there is a little space where could be used a full power of these languages with their various tools. Simulation provides data for particle filter and is used to get first results on comparison of approaches to GPU programming. The results show that high-level approach is better than the unoptimized version of a simulation created with traditional programming language but after optimizations, it gets behind. Particle filter implementation brought different results as the high-level approach delivered better acceleration than the traditional language even after it was optimized. Overall results show that under certain circumstances high-level approach can deliver better results.
Rýchla rekonštrukcia fotoakustických obrazov
Schopnos rekonštrukcie fotoakustických obrazov je dĂ´ležitá požiadavka pre štĂşdium mäkkých tkanív, alebo cievnych a lymfatických systĂŠmov vo vysokom rozlíšení, ale v malom priestore. DnešnĂŠ riešenie nie je dostatočne rýchle v porovnaní s rýchlosÂou skenovania. Chceli by sme preto predstavi rýchlejšie riešenie, ktorĂŠ by mohlo by použitĂŠ v platforme LabVIEW ako dynamická knižnica pre reálne zobrazovanie mäkkých tkanív. PredstavenĂŠ riešenie je viac ako 6-krát rýchlejšie, ako referenčnĂŠ riešenie implementovanĂŠ v prostredí Matlab. Toto riešenie môže by lepšou alternatívou pre vedcov, ktorí skĂşmajĂş mäkkĂŠ tkanivá fotoakustickým zobrazovaním.
OpenFlow paketovĂŠ klasifikátory s různými kombinacemi typů pamĂŹti
S příchodem OpenFlow a SDN v paketovĂŠ klasifikaci nĂŹkolikanásobnĂŹ vzrostl počet dimenzí a přibyla nutnost rychlĂŠ aktualizace klasifikátoru. SoučasnĂŠ alg. podporující rychlou aktualizaci nejsou pamĂŹÂovĂŹ efektivní. Implementovaný algoritmus založený na lesu vrstvených B-stromů a extrakcí hashovatelných segmentů řádovĂŹ zmenšuje velikost použitĂŠ pamĂŹti na čipu FPGA za použití externí pamĂŹti HBM se zachováním rychlĂŠ aktualizace i klasifikace pro sady pravidel reálnĂŠ struktury (ClassBench-ng generovanĂŠ). V rámci tohoto vývoje vznikl i algoritmus pro AVX2 pracující na podobnĂŠm principu, který se integruje do Open vSwitch a knihovna grafovĂŠ databáze pro práci s obvody.
Prezentaci tezí DP: Evoluční syntĂŠza komplexních číslicových obvodů
Ukazuje se, že metody syntĂŠzy číslicových obvodů využívající evolučních algoritmů, zejmĂŠna kartĂŠzskĂŠho genetickĂŠho programování pracujícího přímo nad reprezentací na Ăşrovni hradel, jsou schopny produkovat implementace, kterĂŠ jsou v řadĂŹ případů mnohem efektivnĂŹjší než implementace získanĂŠ pomocí současných syntĂŠzních technik. Evoluční syntĂŠza však byla doposud aplikována pouze na relativnĂŹ malĂŠ benchmarkovĂŠ obvody - jedním z důvodů je problĂŠm škálovatelnosti evaluace, který znemožňuje pracovat přímo s instancemi sestávajícími z milionů hradel. Cílem mĂŠ práce je navázat na předchozí výzkum a zabývat se možnostmi evoluční optimalizace složitých číslicových obvodů, kterĂŠ jsou typicky popsány hierarchicky pomocí HDL jazyků.
Prezentace tezí DP: Hardwarová akcelerace analýzy aplikačních protokolů
Vyhledávání řetĂŹzců specifikovaných regulárními výrazy je výpočetnĂŹ náročná operace používaná v mnohých oblastech síÂovĂŠ bezpečnosti. S narůstající rychlostí síÂových linek a zvĂŹtšující se sadou regulárních výrazů je nutnĂŠ hardwarovĂŠ architektury upravit. Technika multi-striding je široce používaná technika pro zvýšení rychlosti zpracování, nicmĂŠnĂŹ vyžaduje velkĂŠ množství zdrojů FPGA. Proto se tato práce zamĂŹřuje na vytvoření novĂŠ hardwarovĂŠ architektury pro pre-filtraci síÂovĂŠho provozu. Navrhovaný pre-filter provádí s využitím hash funkcí rychlĂŠ vyhledávání krátkých řetĂŹzců, kterĂŠ jsou specifickĂŠ pro zvolenou sadu regulárních výrazů. Protože pre-filter výraznĂŹ redukuje vstupní provoz, navazující přesnĂŠ vyhledávání může být provádĂŹno na výraznĂŹ nižší rychlosti pomocí CPU nebo s využitím pomalĂŠho automatu, který spotřebovává malĂŠ množství hardwarových zdrojů.
Prezentaci tezí DP: DistribuovanĂŠ fotoakustickĂŠ snímkování
FotoakustickĂŠ snímkování má potenciál nahradit mamograf a snížit počet negativních biopsií v oboru včasnĂŠ detekce a diagnostiky nádorů prsu. Pro vytvoření obrazu s jemným rozlišením pod 0,5 mm je potřeba zpracovat značnĂŠ množství fotoakustických dat (desítky až stovky GB). Potlačení artefaktů ve výslednĂŠm obraze si žádá iterativní procházení vstupních dat. Poskytnutí výsledku v rozumnĂŠm čase (2-3 dní) si vyžaduje výpočetní zdroje na Ăşrovni superpočítačů. Vzhledem k cenĂŹ takových prostředků je potřeba zkontrolovat dopředu tyto data, v tomto případĂŹ pomoci obrazu vytvořenĂŠho na stroji se značnĂŹ nižší výpočetní silou. PotřebnĂŠ operace je nutnĂŠ efektivnĂŹ rozdĂŹlit mezi dostupnĂŠ prostředky a redukovat množství vstupních dat, aby bylo možnĂŠ poskytnout výsledek do 10 minut od zahájení snímkování. Je nutnĂŠ, aby bylo možnĂŠ z výslednĂŠho obrazu odhalit chyby procesu mĂŹření i přes provedenĂŠ modifikace.
Prezentace tezí DP: Hardwarová akcelerace pro IDS systĂŠmy
SystĂŠmy IDS pro detekci nežádoucího síÂovĂŠho provozu patří mezi jednu z významných technologií pro zajištĂŹní bezpečnosti komunikační infrastruktury. Z důvodu vysokĂŠ výpočetní náročnosti je však velmi obtížnĂŠ splnit jejich výkonnostní požadavky a umožnit jejich nasazení ve vysokorychlostních sítích. SoučasnĂŠ přístupy k akceleraci IDS jsou založeny na přesunu procesu vyhledávání regulárních výrazů do hardwarovĂŠho akcelerátoru a převodu na architekturu v technologii FPGA. Takový přístup je však nevhodný, nebo často vyžaduje rekompilaci firmware FPGA při každĂŠ zmĂŹnĂŹ sady regulárních výrazů a dále nepodporuje pokročilĂŠ techniky detekce, jakými je TCP stream reassembling nebo další heuristickĂŠ metody IDS, kterĂŠ nejsou přímo založeny na hledání regulárních výrazů. PředmĂŹtem mojí disertační práce je hledání alternativního řešení problĂŠmu, kterĂŠ je založenĂŠho na charakteristických vlastnostech síÂovĂŠho provozu. Na rozdíl od předchozích přístupů tento koncept neuvažuje přesun IDS do hardwarovĂŠho akcelerátoru, ale využívá hardwarovĂŹ akcelerovanĂŠho předzpracování (předfiltrace) části síÂovĂŠho provozu, který s vysokou pravdĂŹpodobností nepředstavuje bezpečnostní hrozbu, čímž je umožnĂŹno efektivnĂŹ soustředit dostupnĂŠ výpočetní zdroje na analýzu pouze relevantní části síÂovĂŠho provozu a dosáhnout urychlení.
Prezentaci tezí DP: Simulácia šírenia ultrazvuku v kostiach
Ultrazvuk nachádza širokĂŠ uplatnenie v mnohých vedných disciplínach. Predeovšetkým však v medicíne, kde patrí medzi štandardnĂŠ zobrazovacie metĂłdy. Nedávny posun v oblasti biomedickĂŠho ultrazvuku prináša novĂŠ možnosti využitia, ako napríklad neinvazívna ultrazvuková operačná metĂłda zvaná HIFU alebo cielená aplikácia liečiv v mozgu. Obe tieto metĂłdy sa spoliehajĂş na presnĂş simuláciu šírenia mechanickĂŠho vlnenia v komplexných materiáloch. Vzhžadom na zložitos výpočtov a vežkosti simulačných domĂŠn je nutnĂŠ vykonáva tieto simulácie na HPC infraštruktĂşrach, aby bolo možnĂŠ obdrža výsledok v prijatežnom čase. To však prináša so sebou mnohĂŠ problĂŠmy, ktorĂŠ je nutnĂŠ prekonaÂ. Prezentácia bude zameraná na detailnejší opis spomínaných problĂŠmov ako aj návrh spĂ´sobov riešenia a krátke zhrnutie už implementovaných častí.
Prezentace tezí DP: Analýza síÂovĂŠho provozu
S narůstajícím podílem šifrovanĂŠho provozu je důležitĂŠ mít k dispozici nástroje k analýze a klasifikaci šifrovaných dat. Šifrovaná data jsou obvykle analyzována statisticky, jelikož nelze aplikovat metody Deep Packet Inspection nebo vyhledávání vzorů. StatistickĂŠ informace lze analyzovat metodami strojovĂŠho učení a tyto metody použít ke klasifikaci síÂovĂŠho provozu. Tyto přístupy jsou však navrženy především k off-line analýze, tedy k práci na dříve zachycených datech. Pro analýzu v reálnĂŠm čase je nutnĂŠ urychlit sbĂŹr statistických informací, abychom mohli zpracovat provoz v sítích s vysokou propustností linky. Urychlením extrakce statistických informací dosáhneme možnosti zpracovat tyto informace v reálnĂŠm čase a budeme tak schopni je předat klasifikátoru bez nutnosti dlouhodobĂŠho uložení. AkcelerovanĂŠ řešení navíc otevře možnosti integrace do SoC technologie.
Prezentaci tezí DP: MetĂłdy Určovania TaxonĂłmie v Metagenomike na Báze 16s rRNA
VĂŻaka pokročilým technolĂłgiam sekvenácie DNA a metagenomickým metĂłdam, ktorĂŠ sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhali baktĂŠrie nekultivovatežnĂŠ v laboratĂłrnych podmienkach.SĂşčasní autori uvádzajĂş, že tieto baktĂŠrie predstavujĂş viac ako 99% existujĂşcich bakteriálnych druhov. Možnos ich detekcie sa preto považuje za vežmi významný pokrok v mikrobiolĂłgii. Objem a charakter dát produkovaných pri použití metagenomických metĂłd ale kladie značnĂŠ nároky na výpočtovĂŠ prostriedky a vyžaduje použitie špecializovaných algoritmov. Hlavným ciežom mĂ´jho výskumu je návrh, implementácia a vyhodnotenie novĂŠho algoritmu na identifikáciu baktĂŠrií pomocou metagenomických dát typu 16s rRNA. Moja doterajšia práca sa sĂşstredila hlavne na rešerš sĂşčasných metĂłd, analýzu ich vlastností a návrh novej metĂłdy. Navrhnutá metĂłda bola z časti implementovaná a vyhodnotená. Výsledky jej vyhodnotenia mi pomohli ukáza možnosti zlepšenia navrhovanĂŠho riešenia a urči budĂşce pokračovanie projektu.
Prezentaci tezí DP: OvĂŹřování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
RelativnĂŹ nový programovací jazyk P4 přidává potřebnou flexibilitu síÂovým zařízením. SíÂová zařízení již nebudou jen pro standardní síÂovĂŠ protokoly a každý nový protokol nebude muset čekat dlouhou dobu na svoji standardizaci, ale programátor jednoduše protokol přidá do již existujícího P4 programu.
JednotlivĂŠ zařízení vyrábĂŹjí různí výrobci a volí různĂŠ přístupy pro vytváření jejich architektury, to způsobí nemožnost vytvoření jednoho univerzálního P4 překladače. Pro masivní nasazení P4 jazyka je nutnĂŠ aby hardwarovĂŠ komponenty a jednotlivĂŠ překladače neobsahovaly chyby. Proto se tato práce zamĂŹřuje na ovĂŹření korektnosti překladu P4 programu do danĂŠho P4 zařízení.
Prezentace možností platformy i.MX
V rámci prezentace budou představeny platformy založenĂŠ na rodinĂŹ procesorů i.MX od společnosti NXP Semiconductors Czech Republic. Pozornost bude vĂŹnována zejmĂŠna hardwarovým vlastnostem, z to plynoucím benefitům a možnostem použití procesorů z rodin i.MX6 a i.MX8. Rovnež bude diskutována softwarová podpora OS Linux, Android a FreeRTOS k vývojovým kitům i.MX. V závĂŹrečnĂŠ části prezentaci si představíme možnosti vývoje uživatelských aplikací k podporovaným operačním systĂŠmům.
Schůze UPSY
Informace o projektech, publikování, činnostech na UPSY.
Vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetĂŹzců popsaných regulárními výrazy
Na semináři budu prezentovat výsledky publikovanĂŠ na konferenci ANCS (Architectures for Networking and Communications Systems). Jedná se o experimentální a analytickĂŠ vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetĂŹzců popsaných regulárními výrazy. NavrženĂŠ architektury se zamĂŹřují na současnĂŠ dosažení vysokĂŠ propustnosti a redukci velikosti přechodovĂŠ tabulky. Budou zmínĂŹny možnosti použití dalších technik pro eliminaci nežádoucích vlastností použitých architektur.
Automatický návrh systĂŠmů odolných proti poruchám: Dílčí komponenty
Vyšší Ăşroveň integrace umožňuje implementovat stále složitĂŹjší systĂŠmy, ale zároveň zvyšuje riziko vzniku poruchy. Riziko je možno minimalizovat použitím technik odolnosti proti poruchám a maskováním poruch. Vyšší složitost ale komplikuje vývoj takových systĂŠmů, který se do značnĂŠ míry opírá o zkušenosti návrháře. Cílem našeho výzkumu je navrhnout metodu automatickĂŠ konverze systĂŠmů neodolných na systĂŠmy odolnĂŠ proti poruchám, která by umĂŹla pracovat nad tĂŠmĂŹř libovolným formátem popisu. Prezentace bude vĂŹnována dvĂŹma podstatným komponentám výzkumu automatizace návrhu systĂŠmů odolných proti poruchám: 1) vkládání redundance a 2) akceleraci vyhodnocení výsledků. StϞejní částí bude prezentace výsledků získaných bĂŹhem posledního roku výzkumu.
Evoluční algoritmy pro přibližnĂŠ počítání
Ve svĂŠ prezentaci se budu zabývat využitím kooperativní koevoluce v návrhu aproximací. Ăešený systĂŠm lze rozdĂŹlit na více částí a jednotlivĂŠ moduly evolvovat soubϞnĂŹ pomocí koevoluce, čímž lze dosáhnout lepších výsledků, než pokud jsou jednotlivĂŠ moduly evolvovány oddĂŹlenĂŹ. KonkrĂŠtnĂŹ se zamĂŹřím na využití v algoritmu výpočtu histogramu orientovaných gradientů a v klasifikaci číslic.
Vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetĂŹzců popsaných regulárními výrazy
Na semináři budu prezentovat výsledky publikovanĂŠ na konferenci ANCS (Architectures for Networking and Communications Systems). Jedná se o experimentální a analytickĂŠ vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání řetĂŹzců popsaných regulárními výrazy. NavrženĂŠ architektury se zamĂŹřují na současnĂŠ dosažení vysokĂŠ propustnosti a redukci velikosti přechodovĂŠ tabulky. Budou zmínĂŹny možnosti použití dalších technik pro eliminaci nežádoucích vlastností použitých architektur.
Automatický návrh systĂŠmů odolných proti poruchám: Dílčí komponenty
Vyšší Ăşroveň integrace umožňuje implementovat stále složitĂŹjší systĂŠmy, ale zároveň zvyšuje riziko vzniku poruchy. Riziko je možno minimalizovat použitím technik odolnosti proti poruchám a maskováním poruch. Vyšší složitost ale komplikuje vývoj takových systĂŠmů, který se do značnĂŠ míry opírá o zkušenosti návrháře. Cílem našeho výzkumu je navrhnout metodu automatickĂŠ konverze systĂŠmů neodolných na systĂŠmy odolnĂŠ proti poruchám, která by umĂŹla pracovat nad tĂŠmĂŹř libovolným formátem popisu. Prezentace bude vĂŹnována dvĂŹma podstatným komponentám výzkumu automatizace návrhu systĂŠmů odolných proti poruchám: 1) vkládání redundance a 2) akceleraci vyhodnocení výsledků. StϞejní částí bude prezentace výsledků získaných bĂŹhem posledního roku výzkumu.
Evoluční algoritmy pro přibližnĂŠ počítání
Ve svĂŠ prezentaci se budu zabývat využitím kooperativní koevoluce v návrhu aproximací. Ăešený systĂŠm lze rozdĂŹlit na více částí a jednotlivĂŠ moduly evolvovat soubϞnĂŹ pomocí koevoluce, čímž lze dosáhnout lepších výsledků, než pokud jsou jednotlivĂŠ moduly evolvovány oddĂŹlenĂŹ. KonkrĂŠtnĂŹ se zamĂŹřím na využití v algoritmu výpočtu histogramu orientovaných gradientů a v klasifikaci číslic
Recovery of Discontinuous Solutions in Propagation Problems
When designing a correction scheme, it is important to be able to reconstruct the discontinuous solution so that the discontinuity can be handled properly. This can be tricky, especially if only a discretized field is available. In this presentation, we will look at two options in the context of wave propagation problems in a heterogeneous media, as considered in my dissertation thesis.
Analýza síÂovĂŠho provozu, Ăştoků a korelace IP adres
Ve svĂŠ prezentaci budu mluvit o návrhu a optimalizaci metod pro vyhledávání podobností v metadatech o síÂovĂŠm provozu. Zmíním takĂŠ distribuovaný systĂŠm pro sbĂŹr a analýza záznamů o IP tocích s nízkou režií. Dále se ale zamĂŹřím na svou aktuální práci, která se týká analýzy a korelace síÂových Ăştoků, záznamů v blacklistech a podezřelých IP adres s cílem detekce botnetů nebo jiných nežádoucích skupinových aktivit.
Hardwarová akcelerace extrakce parametrů pro detekci a analýzu šifr. provozu
Podíl šifrovanĂŠho síÂovĂŠho provozu stále narůstá. Tento fakt komplikuje případnou klasifikaci a analýzu pro statistickĂŠ či bezpečnostní Ăşčely, jelikož není možnĂŠ analyzovat obsah dat. Musíme se tedy spolĂŠhat hlavnĂŹ na statistickĂŠ informace. Ty je možnĂŠ snadno zpracovávat i metodami strojovĂŠho učení. Abychom takovĂŠ informace mohli využít na vysokorychlostních sítích a pro klasifikaci v reálnĂŠm čase, musíme být schopni tyto parametry rychle zpracovat. V prezentaci bude popsáno, jakĂŠ parametry můžeme využít pro analýzu, a jak dlouho trvá jejich zpracování na paketovĂŠ Ăşrovni. Na základĂŹ tĂŠto analýzy pak bude nastínĂŹna možná akcelerace extrakce tĂŹchto parametrů v hardware s ohledem na jejich budoucí strojovĂŠ zpracování.
HotSpot Wizard a AminokyselinovĂŠ sítĂŹ
Proteiny jsou stavebním kamenem všech živých organismů a plní mnoho různých funkcí. Jsou to řetĂŹzce aminokyselin, jejichž třídimenzionální struktura i funkce závisí právĂŹ na pořadí aminkyselin. ProteinovĂŠ inženýrství je obor, který se snaží proteiny vylepšit, dosáhnout lepších vlastností, například vytvářet proteiny stabilnĂŹjší či aktivnĂŹjší. K tomuto Ăşčelu se provádĂŹji mutace, tedy zámĂŹny jednotlivých aminokyselin v proteinu za jinĂŠ tak, aby protein mĂŹl požadovanĂŠ lepší vlastnosti a zároveň neztratil vlastnosti stávající, například se nestal zcela nestabilním a neztratil svou strukturu. Najít vhodná místa pro mutace a vhodnou aminokyselinu k substituci není jednoduchý Ăşkol. V první časti prezentace bych ráda představila nástroj HotSpot Wizard, který slouží právĂŹ k hledání vhodných míst k mutacím v proteinech a zároveň je v nĂŹm možnĂŠ vypočítat stabilitu navržených substitucí. Dále představím aminokyselinovĂŠ sítĂŹ, což je reprezentace proteinovĂŠ struktury pomocí grafu. S využitím aminokyselinových sítí můžeme redikovat, kterĂŠ aminokyseliny jsou pro protein kritickĂŠ a tedy by nemĂŹly být mutovány, abychom protein nepoškodily a rovnϞ nám tedy mohou pomoci při vytváření lepších proteinů.
Monitorování vysokorychlostních sítí
Množství uživatelů Internetu neustále přibývá a s nimi vzrůstají i požadavky na rychlost internetových sítí, jejich spolehlivost a bezpečnost. Pro zajištĂŹní spolehlivosti a především bezpečnosti je důležitým nástrojem monitorování síÂovĂŠho provozu. Klasifikace paketů je výpočetnĂŹ náročná, s narůstající rychlostí sítí je výkon konvenčních počítačů nedostačující, případnĂŹ je spotřeba elektrickĂŠ energie vysoká. V tĂŹchto ohledech se velice osvĂŹdčila FPGA, kterĂŠ umožňují vytvořit malĂŠ embedded zařízení s nízkou spotřebou a dostatečným výkonem. NĂŹkolik tĂŹchto zařízení pro monitorování 1G sítí vniklo na naší fakultĂŹ v rámci projektů MV. V tĂŠto prezentaci bude představena novĂŹ vzniklá platforma pro pracování provozu na 10G (případnĂŹ až 40G) sítích. Platforma na jedinĂŠ desce kombinuje výkon FPGA Altera/Intel a síÂovĂŠho procesoru NXP. Tato kombinace umožňuje v FPGA provádĂŹt předzpracování síÂovĂŠho provozu a na procesor NXP předávat jen malou část paketů, kterĂŠ budou dále (přesnĂŹji) analyzovány. Jednou z metod klasifikace paketů je vyhledávání vzorů specifikovaných regulárními výrazy, kterĂŠ se ĂşspĂŹšnĂŹ implementuje v FPGA. Pro zvyšující se rychlosti linek, kterĂŠ je nutnĂŠ zpracovávat, je však nárůst množství spotřebovaných zdrojů enormní. S využitím novĂŠ platformy je možnĂŠ v FPGA provádĂŹt jen přibližnĂŠ vyhledávání, kterĂŠ je upřesňováno na procesoru, a tedy zvolit si kompromis mezi množstvím zdrojů FPGA a procesoru NXP.
Hardwarová akcelerace extrakce parametrů pro detekci a analýzu šifr. provozu
Podíl šifrovanĂŠho síÂovĂŠho provozu stále narůstá. Tento fakt komplikuje případnou klasifikaci a analýzu pro statistickĂŠ či bezpečnostní Ăşčely, jelikož není možnĂŠ analyzovat obsah dat. Musíme se tedy spolĂŠhat hlavnĂŹ na statistickĂŠ informace. Ty je možnĂŠ snadno zpracovávat i metodami strojovĂŠho učení. Abychom takovĂŠ informace mohli využít na vysokorychlostních sítích a pro klasifikaci v reálnĂŠm čase, musíme být schopni tyto parametry rychle zpracovat. V prezentaci bude popsáno, jakĂŠ parametry můžeme využít pro analýzu, a jak dlouho trvá jejich zpracování na paketovĂŠ Ăşrovni. Na základĂŹ tĂŠto analýzy pak bude nastínĂŹna možná akcelerace extrakce tĂŹchto parametrů v hardware s ohledem na jejich budoucí strojovĂŠ zpracování.
HotSpot Wizard a AminokyselinovĂŠ sítĂŹ
Proteiny jsou stavebním kamenem všech živých organismů a plní mnoho různých funkcí. Jsou to řetĂŹzce aminokyselin, jejichž třídimenzionální struktura i funkce závisí právĂŹ na pořadí aminkyselin. ProteinovĂŠ inženýrství je obor, který se snaží proteiny vylepšit, dosáhnout lepších vlastností, například vytvářet proteiny stabilnĂŹjší či aktivnĂŹjší. K tomuto Ăşčelu se provádĂŹji mutace, tedy zámĂŹny jednotlivých aminokyselin v proteinu za jinĂŠ tak, aby protein mĂŹl požadovanĂŠ lepší vlastnosti a zároveň neztratil vlastnosti stávající, například se nestal zcela nestabilním a neztratil svou strukturu. Najít vhodná místa pro mutace a vhodnou aminokyselinu k substituci není jednoduchý Ăşkol. V první časti prezentace bych ráda představila nástroj HotSpot Wizard, který slouží právĂŹ k hledání vhodných míst k mutacím v proteinech a zároveň je v nĂŹm možnĂŠ vypočítat stabilitu navržených substitucí. Dále představím aminokyselinovĂŠ sítĂŹ, což je reprezentace proteinovĂŠ struktury pomocí grafu. S využitím aminokyselinových sítí můžeme redikovat, kterĂŠ aminokyseliny jsou pro protein kritickĂŠ a tedy by nemĂŹly být mutovány, abychom protein nepoškodily a rovnϞ nám tedy mohou pomoci při vytváření lepších proteinů.
Monitorování vysokorychlostních sítí
Množství uživatelů Internetu neustále přibývá a s nimi vzrůstají i požadavky na rychlost internetových sítí, jejich spolehlivost a bezpečnost. Pro zajištĂŹní spolehlivosti a především bezpečnosti je důležitým nástrojem monitorování síÂovĂŠho provozu. Klasifikace paketů je výpočetnĂŹ náročná, s narůstající rychlostí sítí je výkon konvenčních počítačů nedostačující, případnĂŹ je spotřeba elektrickĂŠ energie vysoká. V tĂŹchto ohledech se velice osvĂŹdčila FPGA, kterĂŠ umožňují vytvořit malĂŠ embedded zařízení s nízkou spotřebou a dostatečným výkonem. NĂŹkolik tĂŹchto zařízení pro monitorování 1G sítí vniklo na naší fakultĂŹ v rámci projektů MV. V tĂŠto prezentaci bude představena novĂŹ vzniklá platforma pro pracování provozu na 10G (případnĂŹ až 40G) sítích. Platforma na jedinĂŠ desce kombinuje výkon FPGA Altera/Intel a síÂovĂŠho procesoru NXP. Tato kombinace umožňuje v FPGA provádĂŹt předzpracování síÂovĂŠho provozu a na procesor NXP předávat jen malou část paketů, kterĂŠ budou dále (přesnĂŹji) analyzovány. Jednou z metod klasifikace paketů je vyhledávání vzorů specifikovaných regulárními výrazy, kterĂŠ se ĂşspĂŹšnĂŹ implementuje v FPGA. Pro zvyšující se rychlosti linek, kterĂŠ je nutnĂŠ zpracovávat, je však nárůst množství spotřebovaných zdrojů enormní. S využitím novĂŠ platformy je možnĂŠ v FPGA provádĂŹt jen přibližnĂŠ vyhledávání, kterĂŠ je upřesňováno na procesoru, a tedy zvolit si kompromis mezi množstvím zdrojů FPGA a procesoru NXP.
Accelerating Data Science at the Edge Using FPGAs
Data Science has matured over the past few years with novel applications in diverse areas including health, energy, autonomous x, etc. Many of these are cyber physical social systems with strict requirements of latency, throughput and energy efficiency. With recent dramatic advances in FPGAs, these devices are being used along with multi-core and emerging memory technologies to realize advanced platforms to accelerate variety of complex applications. This talk will review our work in the Data Science Lab at USC (dslab.usc.edu) and the promise of reconfigurable computing (fpga.usc.edu) leading up to current trends in accelerators for data science. We will illustrate FPGA-based parallel architectures and algorithms for a variety of data analytics kernels in streaming graph processing and machine learning for "edge" processing. While demonstrating algorithm-architecture co-design methodology to realize high performance accelerators for graphs and ML, we demonstrate the role of modeling and algorithmic optimizations to develop highly efficient IP cores. For graph embedding, we develop a novel computationally efficient technique using graph sampling and demonstrate scalable performance. For CNN inferencing, we develop parallel frequency domain convolution algorithms and data layouts to realize high throughput and energy efficient designs using FPGAs. We conclude by identifying opportunities and challenges in exploiting emerging heterogeneous architectures composed of multi-core processors, FPGAs, GPUs and coherent memory.
BIO
Viktor K. Prasanna is Charles Lee Powell Chair in Engineering in the Ming Hsieh Department of Electrical Engineering and Professor of Computer Science at the University of Southern California. He is the director of the Center for Energy Informatics at USC and leads the FPGA (fpga.usc.edu) and Data Science Labs. His research interests include parallel and distributed computing, accelerator design, reconfigurable architectures and algorithms and high performance computing. He served as the Editor-in-Chief of the IEEE Transactions on Computers during 2003-06 and is currently the Editor-in-Chief of the Journal of Parallel and Distributed Computing. Prasanna was the founding Chair of the IEEE Computer Society Technical Committee on Parallel Processing. He is hthe Steering Co-chair of the IEEE International Parallel and Distributed Processing Symposium and the Steering Chair of the IEEE International Conference on High Performance Computing. His work has received best paper awards at leading forums in parallel computing, HPC and FPGAs, including Computing Frontiers, International Parallel and Distributed Processing Symposium, ACM International Symposium on FPGAs, among others. He is a Fellow of the IEEE, the ACM and the American Association for Advancement of Science (AAAS). He is a recipient of 2009 Outstanding Engineering Alumnus Award from the Pennsylvania State University. He received the 2015 W. Wallace McDowellArtificial Intelligence Applied fors the Real-World Systems
Artificial intelligence (AI) has in recent years taken off. In contrast to earlier promising AI periods, this time not only academic researchers are involved but also a number of large companies including Facebook and Google. At the same time, several leading persons like Bill Gates and Ellon Musk have raised possible worries about the technology which now seems to taking off.
This talk will give a brief intro to the AI field represented by biologically inspired computing and give some examples of how we have applied it at University of Oslo in several applications including robotics, health and care services and others. An introduction to our work in teaching and research using reconfigurable logic will also be included. The AI schemes are not limited to only improving software but can also be used to design and adapt hardware and the mechanics of robots. Possible risks of developing such technology would also be addressed.
BIO
Jim Torresen received his M.Sc. and Dr.ing. (Ph.D) degrees in computer architecture and design from the Norwegian University of Science and Technology, University of Trondheim in 1991 and 1996, respectively. He has been employed as a senior hardware designer at NERA Telecommunications (1996-1998) and at Navia Aviation (1998-1999). Since 1999, he has been a professor at the Department of Informatics at the University of Oslo (associate professor 1999-2005). Jim Torresen has been a visiting researcher at Kyoto University, Japan for one year (1993-1994), four months at Electrotechnical laboratory, Tsukuba, Japan (1997 and 2000) and a visiting professor at Cornell University, USA for one year (2010-2011). His research interests at the moment include bio-inspired computing, machine learning, reconfigurable hardware, robotics and applying this to complex real-world applications. Several novel methods have been proposed. He has published approximately 150 scientific papers in international journals, books and conference proceedings. 10 tutorials and several invited talks have been given at international conferences. He is in the program committee of more than ten different international conferences, associate editor of three international scientific journals as well as a regular reviewer of a number of other international journals. He has also acted as an evaluator for proposals in EU FP7 and Horizon2020 and is currently project manager/principle investigator in four projects funded by the Research Council of Norway. More information and a list of publications can be found here: http://www.ifi.uio.no/~jimtoerArchitektura klasifikace paketů pro vysoko-rychlostní sítĂŹ s ohledem na pamĂŹÂ
Klasifkácia paketov je dĂ´ležitá operácia pro velkĂŠ množstvo rĂ´znych sieÂových Ăşloh - od prepínania alebo smerovania až po monitorovanie a bezpečnosÂ. Všeobecne musia by využitĂŠ akcelerovanĂŠ architektĂşry implementujĂşce klasifikáciu aby se dosiahlo požadovaných priepustností na vysoko-rychlostných síeÂach. Vo svojej prezentácii predstavím návrh novej hardwarovej architektĂşry pre exaktnĂş klasifikáciu niekožkých paketov v jednom hodinovom cykle založenĂş na hašovaní, ktorá redukuje potrebnĂŠ pamäÂovĂŠ požiadavky. Základná myšlienka je postavená na fakte, že modernĂŠ FPGA obsahujĂş stovky základných pamäÂových buniek typu BlockRAM, ku ktorým je možnĂŠ pristupova nezávisle. NameranĂŠ výsledky ukazujĂş, že navrhnutý prístup efektívne využíva pamä a škáluje vežmi dobre so zvyšujĂşcou sa kapacitov. Navrhnutá architektĂşra je napríklad schopná dosiahnu priepustnosti 2Tb/s a efektívnej kapacity vyše 40 000 pravidiel pre IPv4 toky za cenu len 366 BlockRAM a okolo 57 000 LUT. Obsah prezentácie bol prezentovaný na na konferencii DSD2018.
Metodika návrhu řadiče rekonfigurace pro systĂŠmy odolnĂŠ proti poruchám
VyužitĂŠ SRAM-FPGA ve zvláštĂŹ nepříznivých podmínkách má řadu Ăşskalí. Hlavním problĂŠmem jsou SEU poruchy, kterĂŠ postihují konfigurační pamĂŹÂ a tím mohou způsobit selhání celĂŠho systĂŠmu. Pro zotavení se z nich je výhodnĂŠ využít schopnost FPGA, částečnou dynamickou rekonfiguraci. Pro ni je klíčovou komponentou její řadič, který musí zajistit vše potřebnĂŠ. Avšak existuje řada způsobů pro jeho implementaci, kterĂŠ je potřeba vyhodnotit. Budu diskutovat závislost procentuální doby bĂŹhu systĂŠmu bez selhání na dobĂŹ rekonfigurace a střední dobĂŹ mezi výskyty poruch, kterou jsme vyhodnotili pomocí simulace a takĂŠ další smĂŹřování výzkumu.
Platforma pro spouštĂŹní a monitorování náročných řetĂŹzců Ăşloh
SpouštĂŹní vĂŹdeckých řetĂŹzců Ăşloh na superpočítačích je uživatelsky velice náročná operace. Vyžaduje znalost výpočetního stroje, použitých kĂłdů a jejich škálování. K efektivnímu spuštĂŹní Ăşloh, kde je cílem například snížení ceny výpočtu nebo naopak minimalizace výpočetního času, je nutnĂŠ monitorovat aktuální vytížení stroje a patřičnĂŹ přizpůsobit spouštĂŹcí parametry jednotlivých Ăşloh danĂŠ situaci. Ve svĂŠ prezentaci budu prezentovat prototyp platformy, která komunikuje s uživatelskými aplikacemi, umí spustit definovanĂŠ řetĂŹzce Ăşloh, monitorovat je a v případĂŹ chyby restartovat danĂŠ Ăşlohy. Platforma cílí na bϞnĂŠ uživatele a momentálnĂŹ bude využívat pouze předdefinovaných řetĂŹzců Ăşloh, u kterých se bude cílem zefektivnit jejich spouštĂŹní. Modulární návrh platformy však umožňuje např. rozšíření o uživatelsky definovanĂŠ řetĂŹzce Ăşloh.
Představení studenta 1. ročníku
Akcelerace systĂŠmů IDS pro vysokorychlostní sítĂŹ využívající koncept SDM
SystĂŠmy IDS patří mezi jednu z významných technologií pro zajištĂŹní bezpečnosti komunikační infrastruktury. Z důvodu vysokĂŠ výpočetní náročnosti je však velmi obtížnĂŠ splnit jejich výkonnostní požadavky a umožnit jejich nasazení ve vysokorychlostních sítích. V rámci svĂŠho vystoupení na semináři UPSY představím přístup, který se zamĂŹřuje na akceleraci činnosti IDS pomocí informovanĂŠho selektivního zahazování příchozích paketů, čímž umožňuje efektivnĂŹ soustředit dostupnĂŠ výpočetní zdroje systĂŠmu na analýzu pouze relevantní části síÂovĂŠho provozu. Tuto práci jsem v průbĂŹhu lĂŠta prezentoval na konferenci ANCS (Symposium on Architectures for Networking and Communications Systems) a před dvĂŹma týdny takĂŠ na konferenci ICCD (International Conference on Computer Design). Na rozdíl od předchozích přístupů tento koncept neuvažuje přesun celĂŠho IDS systĂŠmu ani žádnĂŠ jeho části do hardwarovĂŠho akcelerátoru, využívá naopak softwarovĂŠho nebo hardwarovĂŹ akcelerovanĂŠho předzpracování (předfiltrace) části síÂovĂŠho provozu, který s vysokou pravdĂŹpodobností nepředstavuje bezpečnostní hrozbu. Při zpracování vysokorychlostního provozu dosahuje tento vytvořený systĂŠm vysokĂŠ kvality detekce a současnĂŹ umožňuje zachování potřebnĂŠ flexibility IDS.
Srovnání metod genetickĂŠho programování při tvorbĂŹ kryptograficky zajímavých boolovských funkcí
Zvyšující se nároky na kryptografickou bezpečnost elektronickĂŠ komunikace vyžadují neustálĂŠ vylepšování šifrovacích metod. Jednou z nich jsou proudovĂŠ šifry, kterĂŠ komunikaci zabezpečují pseudonáhodným klíčem generovaným pomocí LFSR. Tato metoda je velmi rychlá a HW nenáročná, ale aby byla i bezpečná, musí být vztah mezi vnitřním stavem generátoru a generovaným klíčem zakryt pomocí kryptograficky silnĂŠ boolovskĂŠ funkce. JakĂŠ nároky jsou na ni kladeny závisí na tom před kterými Ăştoky musí funkce poskytovat ochranu. Historicky nejĂşspĂŹšnĂŹjší metodou evolučního návrhu tĂŹchto funkcí je genetickĂŠ programování. V prezentaci představím srovnání metod StromovĂŠho, KartĂŠzskĂŠho a Lineárního genetickĂŠho programování při tvorbĂŹ kryptograficky zajímavých boolovských funkcí s různými nároky.
Hardware Support for Resource-Efficient Execution of Virtualized Network Functions
TUM's Chair of Integrated Systems has a decade-long experience in building Systems-on-Chip for networking and other application domains. In this talk, I will give a brief overview of our previous projects in the networking domain (FlexPath, 100-GET, ...) and will then move on to present our current research activities targeting the resource-efficient execution of virtualized network functions. By moving network functions (e.g., routing, intrusion-detection, VPN) from specialized hardware appliances to software, multiple network functions can be scheduled on the same server to increase resource utilization. However, the large spread in per-packet processing complexity combined with bursty data center traffic patterns result in high processing demand variations on milli- and microsecond timescales. To perform an efficient provisioning of hardware resources for such variable workloads while still maintaining Quality-of-Service, I will present our work on a hardware-supported Load Management Layer for Network Function Virtualization. The Load Management Layer (LML) is integrated in the network adapter and redirects network traffic to neighboring servers if local resources become overloaded. By combining several LML-enabled servers in a cluster, our simulations show that resource savings due to sharing effects can become as high as 24%. In contrast to conventional load balancers, the LML is closely coupled with each local server and thus benefits from time-accurate insight into the current resource load. Finally, I will conclude my presentation with a brief introduction of our open-source FPGA-based network tester, which we are using to assess the implementation of our research concepts.
- Petr Bardonek, Filip Kukliš, Michal Orsák, Tomáš Pelka, Stanislav Smatana
|
Datum |
Přednášející |
|
27. dubna |
Smatana S., Kocnová J., Hyrš M. |
|
4. kvĂŹtna |
Bordovský G., Kadlubiak K., Budiský J., Ăudová M., Vaverka F., Nikl V. |
|
11. kvĂŹtna |
Fukač T., Kekely M., Kučera J., Vrána R., Wrona J., Iša, R. |
|
18. kvĂŹtna |
umbalová L., Viktorin J., Bartoš V., Matoušek J., Matoušek, D. |
|
25. kvĂŹtna |
Nevoral J., Crha A., Šimek V., Tesař R., Dvořák M., Wiglasz, M. |
|
1. června |
Husa J., Grochol D., Kešner F., Mrázek V., Slaný K. |
|
8. června |
Pánek R., Lojda J., Krčma M., Ăekan O., Podivínský J., Szurman K. |
Projekt TETRAMAX
TETRAMAX je H2020 projekt, ktorĂŠho ciežom je podporova inováciu produktov a služieb v EU priemysle, hlavne v malých a stredných podnikoch, s využitím aplikačne-špecifických digitálnych technolĂłgií (www.tetramax.eu).
Na prednáške sa dozviete o princípoch cascaded funding v H2020 ako aj o iniciatívach Smart Anything Everywhere (SAE) a ICT Innovation for Manufacturing SMEs (I4MS). Tieto iniciatívy cez projekty ako je práve TETRAMAX poskytujĂş asistenčnĂŠ a sprostredkovatežskĂŠ služby pre transfer digitálnych technolĂłgií ako aj poskytujĂş financovanie medzinárodných experimentov pre transfer technolĂłgií (TTX) na základe otvorených verejných výziev. DanĂŠ výzvy sĂş administratívne oveža menej náročnĂŠ a oveža viac flexibilnĂŠ ako tradičnĂŠ projekty z národných (napr. TA ĂR) či medzinárodných (napr. H2020) zdrojov. Každý TTX projekt má obyčajne jednĂŠho priemyselnĂŠho a jednĂŠho akademickĂŠho partnera, preto je prednáška zaujímavá ako pre priemyselnĂş, tak pre akademickĂş sfĂŠru.
ZajištĂŹní flexibility a vysokĂŠho výpočetního výkonu při zpracování síÂovĂŠho provozu
S nárůstem kapacity síÂových linek se výraznĂŹ zvyšují i nároky na zpracování síÂovĂŠho provozu. Protože frekvence technologií FPGA i ASIC je omezená a narůstá v čase jen velmi pomalu, počet cyklů na zpracování jednoho paketu s rychlostí síÂových linek postupnĂŹ klesá. Při rychlosti 100 Gb/s je nutnĂŠ zpracovat na frekvenci 200 MHz v každĂŠm hodinovĂŠm cyklu jeden paket a při škálování propustnosti na 400 Gb/s nebo 1 Tb/s je nutnĂŠ již zpracovat v jednom cyklu nĂŹkolik paketů najednou, což vyžaduje novĂŠ koncepty hardwarovĂŠ akcelerace. V rámci prezentace budou představeny architektury zajišÂující zpracování síÂovĂŠho provozu na rychlosti 100 Gb/s a nastínĂŹny možnosti škálování propustnosti ke 400 Gb/s a 1 Tb/s s ohledem na Ăşsporu hardwarových zdrojů. SoučasnĂŹ budou ukázány možnosti jazyka P4 pro rychlĂŠ prototypování hardwarovĂŠ akcelerace v technologii FPGA, což nabízí pro datová centra spojení flexibility s vysokým výpočetním výkonem. Na závĂŹr prezentace bude ukázáno krátkĂŠ srovnání vlastností FPGA od společností Xilinx a Intel a budou představeny aktuálnĂŹ řešenĂŠ projekty a novĂŹ vyvinutĂŠ hardwarovĂŠ platformy.
Diagnostika prsou za použití fotoakustickĂŠ tomografie
Dnešní vyšetření prsou, mamografie, vede k falešnĂŹ pozitivním nebo neprůkazným výsledkům. Přes 50% žen bĂŹhem 10ti let, pĂŹti vyšetření, má alespoň jeden falešnĂŹ pozitivní nález a absolvuje dodatečná vyšetření nebo zbytečnou lĂŠčbu. Projekt H2020 PAMMOTH si klade za cíl vytvořit diagnostický přístroj, který poskytne lepší obraz tkánĂŹ, včetnĂŹ zobrazení krevního řečištĂŹ. BĂŹhem prezentace bude naznačen princip fotoakustickĂŠ tomografie(PAT) a potřebnĂŠ modifikace toolboxu k-Wave pro efektivní výpočet PAT na distribuovaných systĂŠmech. ZávĂŹrem bude prezentován systĂŠm pro sbĂŹr a předzpracování dat z PAMMOTH senzorů, kterĂŠmu se plánuji vĂŹnovat v nadcházejících mĂŹsících.
Evoluční syntĂŠza komplexních číslicových obvodů
Ve svĂŠ prezentaci se budu vĂŹnovat aktuálnímu stavu a výsledkům mĂŠ dizertační práce, ve kterĂŠ řeším využití řezů a CGP za Ăşčelem optimalizace rozsáhlých kombinačních obvodů.
Evolučný návrh priestorovej dekompozície simulačnej domĂŠny
V Ăşvodnej časti objasním ako zapadá evolučný návrh priestorovej dekompozície do kontextu simulácie šírenia ultrazvuku v žudskom tele. Následne sa budem venova samotnĂŠmu evolučnĂŠmu návrhu. KonkrĂŠtne formátu genotypu, prechodu od genotypu k fenotypu, výhodám a nevýhodám danĂŠho prístupu ako aj doposiaž nameraným výsledkom.
OvĂŹřování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
V prezentaci představím tĂŠma svĂŠ dizertační práce, která se zabývá automatizací funkční verifikace obvodů vygenerovaných překladačem jazyka P4. Prezentace je konkrĂŠtnĂŹ zamĂŹřena na funkčí verifikaci komponenty, která slouží pro parsování vstupních paketů. Představím navržený paketový generátor řízený na základĂŹ programu napsanĂŠm v jazyce P4. V závĂŹru nastíním plány na využití genetických algoritmů pro generování vstupních paketů tak, aby bylo dosaženo maximálního pokrytí P4 kĂłdu v co nejkratším simulačním čase.
Nástroj pre analýzu mikrobiĂłmu hrubĂŠho čreva
Vo svojej prezentácii sa budem venova sĂşčasným prístupom k analýze mikrobiĂłmu hrubĂŠho čreva, spolu s ich Ăşskaliami a prednosÂami. Ăalej priblížim svoju dizertáciu, ktorej ciežom je vývoj a implementácie metĂłd analýzy mikrobiĂłmu hrubĂŠho čreva . Priblížim sĂşčasný stav mĂ´jho projektu a popíšem plán mojej budĂşcej práce.
Bioinformatika@FIT
Ăvodní část prezentace bude vĂŹnována stručnĂŠmu přehledu výzkumu v oblasti bioinformatiky, který je na FIT realizován ve spolupráci s nĂŹkolika externími pracovišti (Biofyzikální Ăşstav AVĂR, Loschmidtovy laboratoře, Centrum pro výzkum toxických látek v prostředí). Hlavní část prezentace pak bude zamĂŹřena na tĂŠma vyhledávání kvadruplexů v DNA sekvencích, kde se nám podařilo navrhnout nový algoritmus s velmi dobrou přesností detekce a publikovat jej v časopise Bioinformatics.
Numerical Solution of Problems with Jump Discontinuities
Possible approach to solve problems containing discontinuities related to medium heterogeneity will be presented. The goal is to reduce phase errors, enforce correct reflections off the interfaces, and by doing so, eliminate related artefacts resulting from the use of pseudospectral method on a low-resolution Cartesian grid. Preliminary results and future directions will be discussed in the presentation.
Platforma pro plánování, spouštĂŹní a monitorování vysoce náročných a kooperujících Ăşloh
ReálnĂŠ simulace jsou velice výpočetnĂŠ náročnĂŠ a vyžadují využití vysoce výkonných výpočetních strojů. TakovĂŠ výpočetní stroje jsou postaveny na paralelní architektuře a jsou velmi různorodĂŠ. Toto vede na použití sofistikovanĂŹjších výpočetních technik, aby bylo možnĂŠ plnĂŹ využít sílu takových strojů. K popisu komplexních jevů je nutnĂŠ použít množinu rozdílných kooperujících modelů. Toto klade vyšší nároky na uživatele a na jejich hlubokĂŠ znalosti z danĂŠ problematiky. Prezentovaný přístup odstiňuje uživatele od složitosti spojenĂŠ s plánováním a spouštĂŹním rozsáhlých řetĂŹzců Ăşloh. Díky uživatelsky přívĂŹtivĂŠmu rozhraní jim však umožňuje takovĂŠ výpočty spouštĂŹt a monitorovat.
Nekonvenční technologie pro implementaci číslicových systĂŠmů
V dnešní dobĂŹ je naprostá vĂŹtšina konvenční výpočetní elektroniky založena na technologii CMOS a tranzistorech typu MOSFET. Pojednání k tĂŠmatu disertační práce se blíže vĂŹnuje jednomu z nekonvenčních přístupů k číslicovĂŠ elektronice, tzv. polymorfní elektronice. Polymorfní elektronika je schopná realizovat jedním obvodem různĂŠ funkce v závislosti na stavu okolního prostředí, což může představovat v jistých aplikacích výhodu oproti konvenčnímu řešení. Díky nedostatku kvalitních polymorfních hradel a kvalitních syntĂŠzních metod tak není v tuto chvíli nasazení polymorfní elektroniky často výhodnĂŠ. Disertační práce si klade za cíl prohloubit řešení problĂŠmu nedostatku kvalitních polymorfních hradel. Hlavním Ăşkolem bude návrh kompletních sad hradel z různých typů tranzistorů, která budou konkurenceschopná obdobným obvodům řešeným konvenční cestou. Kompletní sady hradel by mĂŹly v důsledku přispĂŹt i k zavedení efektivnĂŹjších metod syntĂŠzy složitĂŹjších polymorfních obvodů. Dovolí pro návrh otevřít tĂŠmĂŹř libovolný stavový podprostor možných implementací požadovanĂŠho obvodu, což může vĂŠst buĂŻ ke zkrácení doby syntĂŠzy nebo k nalezení efektivnĂŹjšího řešení.
SystĂŠmy odolnĂŠ proti poruchám - metodika návrhu řadiče rekonfigurace
V dobĂŹ neustále se rozvíjejících nejen řídicích systĂŠmu umístĂŹných do SRAM FPGA důraz na jejich spolehlivost neustále roste. ObzvláštĂŹ patrnĂŠ je to u velice nákladných strojů, kterými jsou jak letecká tak i vesmírná zařízení. Navíc by mohlo kvůli poruše dojít i ke ztrátám na životech. Proto je nutnĂŠ zajistit odolnost proti poruchám, kterĂŠ způsobuje např. sluneční záření. U SRAM FPGA je na poruchy náchylná jejich konfigurační pamĂŹÂ. Ve svĂŠ práci se zabývám odstraňováním tĂŹchto poruch s využitím částečnĂŠ dynamickĂŠ rekonfigurace, kterou musí zajistit její řadič. Ten může být implementován různými způsoby, kterĂŠ budou diskutovány v rámci vytvářenĂŠ metodiky spolu se svými přínosy a Ăşskalími. Ovšem i samotný řadič rekonfigurace by mĂŹl být odolný proti poruchám.
AminokyselinovĂŠ sítĂŹ a jejich aplikace
Proteiny jsou základním kamenem všech živých organismů. Pořadí aminokyselinových reziduí v sekvenci má vliv jak na strukturu proteinu, tak na jeho funkci. Proto je důležitá predikce důležitosti jednotlivých reziduí pro protein, a už kvůli predikci vlivu substitucí na protein, tak i kvůli výbĂŹru vhodných míst pro mutagenezi. Jedním z přístupů k vyhledávání kritických reziduí v proteinech je analýza aminokyselinových sítí. Jedná se o grafovou reprezentaci struktury proteinu, na základĂŹ prametrů vypočtených z toho grafu je možnĂŠ predikovat kritičnost jednotlivých reziduí. V rámci mých tezí jsem nastudovala současný stav aplikací aminokyselinových sítí pro predikci kritických reziduí a navrhla novou metodu, která kombinuje využití aminokyselinových sítí a biologickĂŠ vlastnosti reziduí a využívá strojovĂŠ učení.
Mapování zpracování paketů popsanĂŠho v jazyce P4 do technologie FPGA
ModernĂŠ počítačovĂŠ siete vyžadujĂş okrem spracovania paketov na vysokých rýchlostiach taktiež určitĂş flexibilitu tohoto spracovania. Jednou z kritických častí spracovania paketov je klasifikácia paketov, ktorá celĂŠ spracovanie riadi. Terajšie prístupy ku klasifikácii paketov často nestačia na spracovanie paketov na rýchlostiach 100 Gb/s a 200 Gb/s. Prístupy, ktorĂŠ danĂŠ priepustnosti zvládajĂş často nie sĂş dostatočne flexibilnĂŠ, nemožno ich škálova na väčší počet dimenzií alebo sĂş optimalizovanĂŠ na jeden konkrĂŠtny prípad použitia. TĂŠma mojej dizertačne práce sa zaoberá práve návrhom nových prístupov ku klasifikácii paketov, ktorĂŠ sĂş jednak flexibilnĂŠ a zároveň poskytujĂş dostatočný výkon na spracovanie paketov na vysokorýchlostných sieÂach. K spojeniu flexibility a výkonu navyše plánujem použi jazyk P4, ktorý poskytuje dostatočnĂş flexibilitu a abstrakciu popisu spracovania paketov a technolĂłgiu FPGA, ktorá poskytuje dostatočný výkon.
Evoluce kryptograficky silných Booleovských funkcí
Kryptograficky silnĂŠ booleovskĂŠ funkce jsou klíčovou součástí proudových šifer kterým poskytují ochranu před různými krypto-analytickými Ăştoky. Míra ochrany kterou je booleovská funkce schopna poskytnout je omezena počtem jejích vstupů a existuje tedy potřeba vyhledávat stále novĂŠ, vĂŹtší a silnĂŹjší funkce. Jedním z přístupů který se v tomto oboru ukázal být velmi perspektivní je genetickĂŠ programování. I to však čelí řadĂŹ obtíží, způsobených především velikostí vyhledávacího prostoru a náročností výpočtu jednotlivých kryptografických vlastností. V pojednání k tĂŠmatu disertační práce poskytuji shrnutí nejdůležitĂŹjších vlastností booleovských funkcí, evolučních algoritmů použitých k jejich nalezení, a navrhuji způsob jak současnĂŠ přístupy zefektivnit tak, aby bylo dosaženo tvorby stejnĂŹ silných funkcí, při výraznĂŠ Ăşspoře výpočetních prostředků.
CERN pohledem informatika
Formou obrazovĂŠ prezentace budou představena vybraná pracovištĂŹ EvropskĂŠ organizace pro jaderný výzkum (CERN) jako shrnutí exkurze zájemců z UPSY, která probĂŹhla 25.1.2018. KonkrĂŠtnĂŹ bude pojednáno o částicových urychlovačích, představujících stϞejní technologie tĂŠto instituce, a to nejprve obecnĂŹ a návaznĂŹ podrobnĂŹji se zamĂŹřením na vybranĂŠ typy urychlovačů a experimenty na nich provádĂŹnĂŠ (např.LINAC, LEIR, AD a výzkum antihmoty, LHC). Nebude chybĂŹt ani ukázka výpočetní techniky, bez níž se tento výzkum neobejde, třebaže z trochu jinĂŠho pohledu.
Evolutionary Test & Verification of Microprocessors
Abstract: Bio-inspired heuristics have been consistently exploited for solving CAD problems since the 1990s, although their usage is not always apparent. Nowadays, scholars and practitioners could find new opportunities to collaborate: on the one hand, Genetic Programming, and his recent good son Genetic Improvement; on the other hand, test and validation of microprocessor, with ever pressing problems such as test compaction or software-based self-test. The presentation will show the peculiarities of the problems, sketch the main requirements for an evolutionary methodology to be useful, survey few success stories, and suggest possible future applications.Bio: Giovanni Squillero is an associate professor of computer science at Politecnico di Torino, Department of Control and Computer Engineering. After attending a classical lyceum, he enrolled in the electronic engineering program, but eventually got both his M.S. and Ph.D. in computer engineering. Nowadays Squillero's research mixes the whole spectrum of bio-inspired metaheuristics and computational intelligence with selected topics in electronic CAD, games, multi-agent systems. Other activities focus on the development of optimization techniques able to achieve acceptable solutions with limited amount of resources, mainly applied to industrial problems. Squillero is a Senior Member of the IEEE and serves in the IEEE Computational Intelligence Society Games Technical Committee. He is a member of the editorial board of Genetic Programming and Evolvable Machines since 2012. Up to January 2018, Squillero authored 3 books, 24 journal articles, 9 book chapters, and 133 papers in conference proceedings; he is also credited among the editors in 15 publications.
HPC Research Group
Abstract: In this talk, research activities of a newly established research group focused to high performance and scientific computing will be introduced. The group is working under CERIT-SC center, which maintains computing resources, storage and performs both in-house computer-science research and interdisciplinary research with partners. First, the center, its research and research projects solved by the HPC research group will be briefly introduced. Second, two examples will be discussed in greater details: autotuning of CUDA/OpenCL kernels and acceleration of cryo-EM software.Bio: Jiri Filipovic currently works as head of research group High Performance Computing in CERIT-SC, Institute of computer science, Masaryk University. He holds PhD from Faculty of Informatics, Masaryk University. His research interests focus on an area of high performance and scientific computing. He focus on code parallelization and performance optimization for conventional processors and accelerators (from hand-tunning of existing applications to automatic methods improving code efficiency). He is also interested in many areas of applied computing, such as computational problems from chemistry and biology, or real-time modeling of deformations (e.g. simulations of soft tissues).
Modelování a analýza (real-time) systĂŠmů
Zájemcům představím základní aspekty mnou používaných prostředků modelováni a analýzy (real-time) systĂŠmů. Výpočetní model tĂŹchto prostředků vychází z časovaných automatů (timed automata, TA) a jejich mnohých rozšíření (probabilistic TA, stochastic TA, priced TA, stopwatch TA, ...). KonkrĂŠtní systĂŠm je modelován jako sí potencionálnĂŹ vzájemnĂŹ komunikujících TA, požadovanĂŠ vlastnosti systĂŠmu jsou vyjádřeny v rozšířenĂŠm jazyku odnože CTL logiky. Analýza systĂŠmu je realizována metodou ovĂŹřování modelu (model checking, MC), který je klasicky symbolicky, tj. 100% garantující ne/splnĂŹní danĂŠ vlastnosti v celĂŠm stavovĂŠm prostoru možných chování systĂŠmu; zejmĂŠna u komplexních systĂŠmů však může být výsledek takovĂŠho ovĂŹřování "v nedohlednu". Alternativou ke klasickĂŠmu MC je např., na simulaci založený, statisticky model checking, u kterĂŠho se spokojíme s určitou, předem danou, chybou/nepřesností při ovĂŹřovaní modelu. Nad výše zmínĂŹnými prostředky lze využít další nadstavby jako např. syntĂŠzu, učení, optimalizaci či vyhodnocení strategií řízení modelovaných systĂŠmů. Vzhledem k náročnosti a komplexnosti problematiky a snaze/výzvĂŹ vše vmĂŹstnat cca do 50 minut se vynasnažím zásadní představit formou předem připravených ilustrativních demo ukázek v prostředí frameworku UPPAAL.
Schůze UPSY
Informace o projektech, publikování, činnostech na UPSY.
Metody charakterizace a rozpoznávání časovĂŠho průbĂŹhu neuro-signálů
Prezentace bude primárnĂŹ zamĂŹřena na metody pro charakterizaci a rozpoznávání tvaru / časovĂŠho průbĂŹhu signálů pocházejících z populací neuronů, konkrĂŠtnĂŹ inter-iktálních spiků vyskytujících se v iEEG nahrávkách pacientů, trpících epilepsií. NavrhovanĂŠ a použitĂŠ metody jsou obecnĂŹ aplikovatelnĂŠ takĂŠ na další typy časových průbĂŹhu (tvarů) v biomedicínských signálech (např. HFO v iEEG, QRS komplexy v EKG, myo-elektrickĂŠ aktivace, detekce a spike sorting z mikroelektrodových polí, a další). KonkrĂŠtnĂŹ budou představeny metody využívající rozmístĂŹní popisných bodů a takĂŠ metody postavenĂŠ na konvolučních neuronových sítích.
Dynamická optimalizace spotřeby na moderních systĂŠmech
V dizertační práci se zabývám dynamickou optimalizací energetickĂŠ spotřeby za bĂŹhu algoritmu. Efektivita se dá zlepšit nejenom optimalizací hardwarových parametrů (frekvence, počet využitých jader,...), ale takĂŠ pomocí aplikačních parametrů, u kterých předpokládáme minimální vliv na správnost výsledku (např. metoda dekompozice, metoda řešení rovnic, strategie MPI komunikace atd.). Dohromady tato sada promĂŹnných tvoří optimalizační problĂŠm, jehož optimalní řešení se snažím nalĂŠzt. V prezentaci představím jak dosaženĂŠ výsledky, tak plány do budoucna.
O disertační práci a nabíjecí stanici
Budu mluvit o svĂŠ disertační práci, o FPNN, kterĂŠ v ní používám, a o svých plánech jak v disertaci pokračovat a dále pak o svých dalších činnostech na fakultĂŹ, především o vývoji nabíjecí stanice pro elektromobily.
Approximating Complex Arithmetic Circuits with Formal Error Guarantees: 32-bit Multipliers Accomplished
Na semináři představím novou metodu, která umožňuje aproximaci aritmetických obvodů s matematickou garancí aproximační chyby. Tato metoda unikátním způsobem spojuje techniky formální verifikace aproximovaných obvodů a algoritmu pro prohledávání stavovĂŠho prostoru. Klíčovou myšlenkou našeho přístupu je to, že hledáme obvody, kterĂŠ jsou jednoduše verifikovatelnĂŠ. Seminář vychází se společnĂŠ práce naší skupiny EHW a skupiny VeriFIT a která byla prezentována na konferenci ICCAD'17 (A-rank).
Rychlejší a přesnĂŹjší analýza síÂových dat
Ve svĂŠ prezentaci shrnu stávající stav svĂŠho výzkumu, představím co jsem dĂŹlal přes prázdniny a jakým smĂŹrem se bude ubírat má další práce. Bude se tedy jednat o popis metody, využívající Bloomových filtrů pro zrychlení dotazování nad flow daty indexováním IP adres a prezentaci výsledků. Dále o výklad z oblasti předzpracování flow dat s cílem zkvalitnĂŹní tĂŹchto dat pro přesnĂŹjší analýzu a nakonec uvedení do tĂŠmatu dotazování nad databází síÂových událostí.
Evoluční návrh aplikací s ohledem na zpoždĂŹn
Ve svĂŠ prezentaci představím poslední dosaženĂŠ výsledky v oblasti evolučního návrhu (síÂových) aplikací s ohledem na jejich zpoždĂŹní. Dále bude představen plán vedoucí k dokončení disertační práce.
Automatizace návrhu systĂŠmů odolných proti poruchám pomocí vysokoĂşrovňovĂŠ syntĂŠzy
V prezentaci bude představen způsob zavádĂŹní odolnosti proti poruchám (OPP) při využití jednĂŠ z nových metod návrhu, nazývanĂŠ vysokoĂşrovňová syntĂŠza (High-Level Synthesis, HLS). HLS je založena na konverzi algoritmu do popisu na Ăşrovni RTL. Naše metoda vkládá redundanci na Ăşrovni algoritmu před samotným zpracováním pomocí HLS. Prezentace cílí na experimentální vyhodnocení tĂŠto metody a dále se zabývá kvantifikací "důležitosti" jednotlivých operací v algoritmu, jejichž zabezpečením je celková OPP výslednĂŠho systĂŠmu zvýšena za určitou cenu, kterou představuje plocha na čipu.
Evoluční algoritmy pro přibližnĂŠ počítání
Ve svĂŠ prezentaci se budu zabývat využitím (ko)evolučních algoritmů v návrhu přibližných obvodů, konkrĂŠtnĂŹ na algoritmu výpočtu histogramu orientovaných gradientů. Tento algoritmus se používá pro předzpracování obrazových dat pro detekci osob či jiných objektů. Zavedením aproximací lze nejen urychlit výpočet, ale takĂŠ dosáhnout vĂŹtší přesnosti detekce v porovnání se standardní implementací.
From Biology to Hardware - Can Social Insects Organise Distributed Systems?
Abstract: The increasing versatility, performance, compactness and power efficiency of today's electronic systems is pushing technology to its physical limits, making designing robust systems extremely challenging. Biological organisms have long since accomplished the feat of operating reliably with highly variable components, as well as maintaining and tuning themselves in changing environments, when faults occur or they are otherwise perturbed. Such biological mechanisms inspire how hardware could evolve and how electronic systems could self-organise and self-repair. Evolutionary systems are about hardware and software that can autonomously adapt their structure and behaviour in order to optimally carry out specific tasks under changing conditions, taking inspiration from biological organisms with evolution as nature's guiding principle. Circuits can be evolved from in silico Primordial Soup, shape evolves into function and unexpected material properties are uncovered and made useful. In nature there are many examples of systems that, unlike traditional computing architectures, cope well with having thousands of computing elements, social insects being one of them. Starting with a single individual, a queen, many social insect colonies quickly grow to hundreds of thousands of cooperating individuals with a moderate amount of intelligence and without central control. In this talk I will introduce many-core computing platforms, Centurion and Graceful, and discuss how algorithms inspired by such insects could be applied to produce self-organising, self-optimising and self-healing "colonies" of computing platforms in the future, comprising of hundreds of nodes.
Bio: Martin is a Senior Lecturer (Associate Professor) in the Department of Electronics at York. His research interests include variability-aware analogue and digital hardware design, biologically motivated models of hardware design, evolutionary computation, and autonomous fault-tolerance. His vision is to create novel architectures and autonomous systems, which are dynamically self-optimising and inherently fault-tolerant, by porting key enabling features and mechanisms from nature to hardware. He is co-investigator on 3 currently running EPSRC / DSTL projects: Platform Grant - Bio-inspired Adaptive Architectures and Systems (EP/K040820/1), Graceful (EP/L000563/1) and Complex In-materio Computation for Robust Dynamical Control, as well as on the previous EPSRC project PAnDA (EP/I005838/1). He is a senior member of the IEEE, a member of the DPG, co-chair of the International Conference of Evolvable Systems (ICES), and vice chair of the IEEE Task Force on Evolvable Hardware.
Approximate Arithmetic Circuits and Applications
Abstract: Often as the most important arithmetic modules in a processor, adders, multipliers and dividers determine the performance and energy efficiency of many computing tasks. The demand of higher speed and power efficiency, as well as the feature of error resilience in many applications (e.g., multimedia, recognition and data analytics), have driven the development of approximate arithmetic design. In this talk, a review and classification are presented for the current designs of approximate arithmetic circuits including adders, multipliers and dividers. A comprehensive and comparative evaluation of their error and circuit characteristics is performed for understanding the features of various designs. By using approximate multipliers and adders, the circuit for an image processing application consumes as little as 47% of the power and 36% of the power-delay product of an accurate design while achieving a similar image processing quality. Improvements in delay, power and area are obtained for the detection of differences in images by using approximate dividers.
Bio: Dr. Jie Han received the B.Sc. degree in electronic engineering from Tsinghua University, Beijing, China, in 1999 and the Ph.D. degree from Delft University of Technology, The Netherlands, in 2004. He is currently an associate professor in the Department of Electrical and Computer Engineering at the University of Alberta, Edmonton, AB, Canada. His research interests include approximate computing, stochastic computation, reliability and fault tolerance, nanoelectronic circuits and systems, novel computational models for nanoscale and biological applications. Dr. Han and coauthors received the Best Paper Award at the International Symposium on Nanoscale Architectures 2015 (NanoArch 2015) and Best Paper Nominations at the 25th Great Lakes Symposium on VLSI 2015 (GLSVLSI 2015) and NanoArch 2016. He was nominated for the 2006 Christiaan Huygens Prize of Science by the Royal Dutch Academy of Science. His work was recognized by Science, for developing a theory of fault-tolerant nanocircuits (2005). He is currently an associate editor for IEEE Transactions on Emerging Topics in Computing (TETC) and IEEE Transactions on Nanotechnology. He served as a General Chair for GLSVLSI 2017 and the IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT 2013), and a Technical Program Chair for GLSVLSI 2016 and DFT 2012.
První počítače u nás a prof. A. Svoboda
V úvodní přednášce workshopu bude uveden význam a podíl prof. A Svobody v souvislosti s realizací prvního relĂŠovĂŠho a prvního elektronkovĂŠho počítače v českých zemích u příležitosti letošního 110. výročí jeho narození. ZmínĂŹny budou i jeho zásluhy v oblasti využití analogových počítačů při automatickĂŠm řízení protiletadlovĂŠ palby u nás i v USA.
Součástí workshopu před diskuzí bude promítnutí krátkĂŠho videa s rozhovory jeho spolupracovníků z VýzkumnĂŠho Ăşstavu matematických strojů Praha i ze zahraničí.
RozsáhlĂŠ ultrazvukovĂŠ simulace
Na semináři budou představeny výsledky dosaženĂŠ novou aproximačí metodou dekompozice domĂŠn pro Fourierovy spektrální metody (k-Wave) používanĂŠ pro řešení šíření ultrazvukových vln. Diskutováno bude především škálování a efektivita metody na moderních clusterech (s GPU), ale takĂŠ její nedostatky a další možná vylepšení.
Použití optimalizovaných architektur pro vyhledávání vzorů v síÂových datech pro dosažení vysokĂŠ propustnosti zpracování
Prezentace bude zamĂŹřena na využití techniky Delayed Input DFA (Deterministic Finite Automaton) (D2FA), která redukuje velikost přechodovĂŠ tabulky det. konečnĂŠho automatu za cenu provedení více přechodů (tzv. výchozích přechodů) pro přijetí jednoho vstupního symbolu. Bude představena analýza pravdĂŹpodobnosti výskytu tohoto jevu na reálných síÂových datech pro různĂŠ stupnĂŹ omezení počtu provedených výchozích přechodů. Na základĂŹ analýzy bude představena modifikace dříve publikovanĂŠ paralelní architektury se zřetĂŹzenými automaty pro propustnosti 100Gb/s a vyšší, která umožňuje využít techniku D2FA.
Návrh polymorfních obvodů založených na ambipolárních tranzistorech
V prezentaci shrnu stav svĂŠ disertační práce, která je zamĂŹřena na návrh polymorfních obvodů na Ăşrovni ambipolárních tranzistorů. VĂŹtší pozornost bude vĂŹnována výsledkům mĂŠho výzkumu za posledního půl roku, mimo jinĂŠ návrhu všech dvou a více vstupých hradel řízených polaritou napájecího napĂŹtí, kterĂŠ by šly využít při syntĂŠze složitĂŹjších obvodů, a výpočetní Ăşplnosti tĂŠto polymorfní elektroniky.
- Gabriel Bordovský, Radek Iša, Kristián Kadlubiak, Jitka Kocnová, Stanislav Smatana
|
Datum |
Přednášející |
|
28. dubna |
Fukač T., Kekely M.,
Vrána R., Matoušek D., Matoušek J. |
|
5. kvĂŹtna |
Kekely L., Bartoš V., Wrona J., Krobnot P., Dvořák M. |
|
12. kvĂŹtna |
Nevoral J., Crha A., Šimek V., Tesař R.,
Vitkorin V., Košař V. |
|
19. kvĂŹtna |
Husa J., Kidoň M., Wiglasz M., Grochol D.,
Kešner F., Mrázek V. |
|
26. kvĂŹtna |
Hrbáček R., Slaný K., Drahošová M., Minařík
M., Szurman K., Mičulka V. |
|
2. června |
Pánek R., Lojda J., Krčma M., Ăekan
O., Podivínský J. |
|
9. června |
Budiský J., Ăudová M., Vaverka F., Nikl V.,
Hyrš M. |
Framework pro plánování a monitorování vysoce náročných výpočtů.
LidĂŠ z různých vĂŹdeckých odvĂŹtví potřebují často provádĂŹt různĂŠ simulace na různých výpočetních prostředcích. Toto však vyžaduje pokročilou znalost počítačových technologií, samotnĂŠ simulace a výpočetního prostředku. Prezentovaný framework řeší problĂŠm komunikace s různými výpočetními prostředky, plánování Ăşloh a jejich monitorování bez nutnosti interakce s uživatelem.
Shluková analýza záznamů o IP tocích
Intrusion detection systĂŠmy jsou důležitou součástí administrace sítĂŹ, ale paketovĂŠ IDS na vysokorychlostních sítích naráží na svĂŠ výkonnostní limity. Jedním řešením tohoto problĂŠmu je zamĂŹřit detekci na datovĂŹ mĂŠnĂŹ náročnĂŠ záznamy o IP tocích. Tato oblast nabízí novĂŠ možnosti analýzy, ale takĂŠ přináší problĂŠmy v podobĂŹ např. nedostupnosti kvalitní anotovanĂŠ datovĂŠ sady. V prezentaci se proto zamĂŹřím na aplikaci shlukovĂŠ analýzy bez použití labelů, na možnosti jejího urychlení a využití výsledků.
Ăadič rekonfigurace pro systĂŠmy odolnĂŠ proti poruchám
V dnešní dobĂŹ se pro systĂŠmy odolnĂŠ proti poruchám využívají FPGA, protože umožňují zmĂŹnu svĂŠ konfigurace po detekci poruchy a tudíž obnovení původní funkce. Setkat se s nimi můžeme například u letadel nebo kosmických zařízení. Ve vesmíru mají FPGA problĂŠm s radioaktivním zářením, kterĂŠ způsobuje poruchu v podobĂŹ překlopení bitů jejich konfigurační pamĂŹti. Důležitou komponentou pro zajištĂŹní spolehlivosti je řadič částečnĂŠ dynamickĂŠ rekonfigurace, který je schopen obnovit správnou funkci systĂŠmu po rozpoznání poruchy. Je nutnĂŠ, aby i samotný řadič byl odolný proti poruchám. V prezentaci budou představeny způsoby k zajištĂŹní odolnosti proti poruchám a jejich využití pro zabezpečení řadiče rekonfigurace.
Hledání Bent Booleovských funkcí pomocí paralelního LGP
Bent BooleovskĂŠ funkce jsou jedním z primitiv nutných k tvorbĂŹ bezpečných kryptografických algoritmů. Zvyšování jejich bezpečnosti vyžaduje použití Bent funkcí s vyšším počtem vstupů, který snižuje jejich relativní četnost a výraznĂŹ zvyšuje náročnost jejich nalezení. Jedním z v současnosti používaných přístupů řešení tohoto problĂŠmu je genetickĂŠ programování, kterĂŠ se již dříve ukázalo jako použitelnĂŠ, ale trpí problĂŠmy se škálovatelností. Prezentace představí nový způsob řešení problĂŠmu pomocí paralelizovanĂŠho lineárního genetickĂŠho programování překonávající dřívĂŹjší přístupy.
Akcelerace správy front v hardwaru
Abstrakt: Správa front paketů v síÂových prvcích je klíčovou funkcionalitou k zajištĂŹní kvality síÂových služeb (QoS). S narůstající rychlostí síÂových linek však vzrůstají i nároky na výpočetní výkon a velikost front. Z tohoto důvodu je tato funkcionalita akcelerována v hardwaru, nejčastĂŹji jako specializovaný ASIC s integrovanou pamĂŹtí. Funkcionalita tĂŹchto řešení je však omezena jen na nĂŹkolik předem definovaných algoritmů správy front. V prezentaci bude představen architektura správy front, která umožňuje uživatelskou definici algoritmu správy front a která pro realizaci front využívá externí pamĂŹÂ DRAM.
Framework DPDK v Ăşloze NFV a jeho akcelerace
S narůstající rychlostí síÂových linek narůstají takĂŠ nároky na zařízení pro jejich zpracování. Specializovaná HW řešení jsou schopná zpracovat rychlosti až 100 Gbps avšak jejich nasazení může být nákladnĂŠ. Pro rychlosti 10 a 40 Gbps je se jeví jako jedna z možností použití virtualizace síÂových funkci (NVF), kterou lze provozovat na bϞnĂŹ dostupnĂŠm serverovĂŠm HW. Vlastní zpracování pak může zajistit SW řešení jako například framework DPDK. V prezentaci se tedy zamĂŹříme na dostupnĂŠ možnosti využití DPDK pro Ăşlohu NFV, a takĂŠ možnosti dalšího urychlení za pomocí HW.
Case Study on Temporal Parallelization of Ultrasound Waves Propagation
This presentation provides a brief overview of two numerical methods that can be used to implement temporal parallelism, ParaREAL and PFASST. Their suitability for ultrasound wave propagation, as an extension to the k-Wave toolbox, is discussed.
Optimalizácia a paralelizácia klasifikácie paketov pomocou DCFL
Klasifikácia paketov na vysokých rýchlostiach (100 Gbps a viac) patrí medzi kžúčovĂş funkcionalitu mnohých sieÂových zariadení. V prezentácii bude predstavená hardvĂŠrová architektĂşra klasifikácie paketov založená na algoritme DCFL a techniky použitĂŠ na optimalizáciu a paralelizáciu tejto architektĂşry. PrezentovanĂŠ techniky umožňujĂş škálova priepustnos za cenu zvyšujĂşcich sa pamäÂových nárokov. Hlavným prínosom je schopnos maximalizova priepustnos architektĂşry pre obmedzenĂŠ množstve pamäti alebo naopak minimalizova spotrebu pamäÂových zdrojov pri garantovaní určitej prieputsnosti.
Functional Genetic Programming with Host Language Combinators
The automatic computer program generation is a complex job mainly due to the wast state space. By utilizing evolutionary design and purely functional programming techniques the state space can be dramatically reduced. The work focuses on using combinatorial calculus to greatly simplify genetic operators and exploitation of purely functional techniques such as strong static typing and referential transparency to evolve complex computer programs.
Prezentace tezí disertační práce:
Odolnost proti poruchám v HLS pomocí Ăşprav vstupní
specifikace
Stále
častĂŹji jsou využívány metody návrhu číslicových systĂŠmů
pomocí vysokoĂşrovňovĂŠ syntĂŠzy, High-Level Synthesis (HLS).
Vstupem HLS je specifikace algoritmu, např. v nĂŹkterĂŠm vyšším
programovacím jazyce, výstupem HLS je popis obvodu na Ăşrovni RTL.
V prezentaci představím stručný Ăşvod do problematiky a
novou metodu zavádĂŹjící odolnost proti poruchám do HLS pomocí
Ăşprav na Ăşrovni vstupní specifikace. Dále bude uvedeno
vyhodnocení metody v jejím současnĂŠm stavu na případovĂŠ
studii.
Prezentace tezí disertační práce: Pattern-matching in high-speed computer networks
Hledání řetĂŹzců je klíčovou operací v aplikacích pro monitorování a zajištĂŹní bezpečnosti počítačových sítí. SoučasnĂŹ rostoucí objem dat přenášených po sítích vyžaduje použití síÂových linek s vysokou propustností, přičemž na páteřních spojích se začínají používat síÂovĂŠ linky s propustností 100Gb/s. Hledání řetĂŹzců je časovĂŹ náročná operace, která na tĂŹchto rychlostech vyžaduje hardwarovou akceleraci. ProblĂŠmem publikovaných hardwarových architektur navržených pro hledání řetĂŹzců je, že je nelze škálovat na propustnost 100Gb/s. Prezentace představuje slabiny publikovaných hardwarových architektur a představuje novou architekturu škálující na propustnost 100Gb/s a výše.
Prezentace tezí disertační práce: Vývoj vĂŹdeckých aplikací akcelerovaných pomocí GPU clusterů
Na semináři bude představena nová aproximační metoda dekompozice domĂŠn pro Fourierovy spektrální metody řešení PDE v kontextu šíření ultrazvukových vln. Důraz bude kladen na škálovatelnost a efektivitu metody na moderních superpočítačových architekturách s využitím akcelerátorů.
Prezentace tezí disertační práce: Evoluční algoritmy pro přibližnĂŠ počítání
V poslední dobĂŹ je kladen stále vĂŹtší důraz na snižování energetickĂŠ náročnosti elektronických obvodů. Jedním z možných řešení tohoto problĂŠmu může být přibližnĂŠ (aproximační) počítání, kterĂŠ vychází z předpokladu, že v mnoha bϞných aplikacích není nutnĂŠ trvat na absolutní přesnosti všech výpočtů. Například u multimĂŠdií lze chyby tolerovat díky nedokonalostem lidských smyslů, čehož se využívá například v algoritmech pro kompresi obrazu či zvuku. Nosnou myšlenkou přibližnĂŠho počítání je, že pokud budeme tolerovat jistou chybu ve výpočtu, můžeme vytvořit výkonnĂŹjší a energeticky ĂşspornĂŹjší zařízení. Jednou z možností, jak tvořit přibližnĂŠ obvody, je použití genetickĂŠho programování, nevýhodou tohoto přístupu je však špatná škálovatelnost a dlouhá doba výpočtu. SložitĂŹjší obvody lze evolučnĂŹ navrhovat například tak, že se rozdĂŹlí na menší části, kterĂŠ se pak vyvíjejí samostatnĂŹ. Zde může být nevýhodou, že jednotlivĂŠ části neví o svĂŠm okolí. Ve svĂŠ práci se chci zamĂŹřit na využití koevolučních algoritmů, ve kterých se jednotlivĂŠ části vyvíjí samostatnĂŹ v oddĂŹlených populacích, ale tyto populace spolu mohou interagovat. Použitím tohoto přístupu by tak mĂŹlo být možnĂŠ dosáhnout lepších výsledků než při použití bϞných evolučních algoritmů.
ClassBench-ng: recasting ClassBench after a decade of network evolution
Internet evolution is driven by a continuous stream of new applications, as well as users driving the demand for these services. To keep up with this, a never-stopping research has been transforming the Internet ecosystem over the time. Technological changes/improvements on both protocols (the uptake of IPv6) and network architectures (the adoption of SDN) introduced new challenges for ASIC designers. In particular, IPv6 and OpenFlow increased the complexity of the rule matching problem, forcing researchers to build new packet classification algorithms able to keep pace with a steady growth of link speed. As a result, despite lots of research has been carried out over the last years, packet classification is still a hot topic.
The availability of small numbers of real rule sets and synthetic ones, generated with tools such as ClassBench, has boosted research in the IPv4 world. In this talk I will present ClassBench-ng, a new open source tool for the generation of synthetic IPv4, IPv6 and OpenFlow 1.0 rule sets showing similar characteristics of real ones. This tool was built upon results of an analysis of rule sets taken from current operational environments with the aim of meeting the requirements of nowadays researchers and boosting the rule matching research as ClassBench has done since ten years ago.
Evoluční návrh mikroprogramových architektur
Návrh mikroprogramových architektur může být časovĂŹ velmi náročný. V prezentaci bude představena platforma pro automatizovaný návrh tĂŹchto architektur společnĂŹ s ukázkami řešení navržených touto platformou pro různĂŠ problĂŠmy. Hlavní výhodou prezentovanĂŠ platformy je především možnost hledat řešení problĂŠmů z různých domĂŠn beze zmĂŹn platformy pouze určením příslušných omezení a fitness funkce.
Pammoth - FotoakustickĂŠ snímkování prsou
Na semináři bude představen novĂŹ získaný projekt H2020 Pammoth a role výzkumnĂŠ skupiny SC@FIT v tomto projektu. Cílem projektu Pammoth je vytvořit fotoakustický mamograf určený k neinvazivnímu screeningu prsou za Ăşčelem včasnĂŠ identifikace rakovinových ložisek.
Building a Feedback Loop to Capture Evidence of Network Incidents
Flow measurement is extremely useful in network management, however, in some cases it is vital to observe the packets in full detail. To this end, we propose combining flow measurement, packet capture and network behavioral analysis. The evaluation of the proposed system shows its feasibility even in high-speed network environment.
Přeprogramovatelná architektura pro vyhledávání řetĂŹzců popsaných regulárními výrazy v FPGA
V přednášce bude představena architektura pro vyhledávání řetĂŹzců popsaných regulárními výrazy v FPGA, jenž pro zmĂŹnu množiny regulárních výrazů nepotřebuje provĂŠst rekonfiguraci FPGA. Použití tĂŠto architektury je vhodnĂŠ například ve vestavĂŹných zařízeních založených na Xilinx Zynq, kterĂŠ musí být schopnĂŠ samostatnĂŹ zmĂŹnit množinu regulárních výrazů.
Optimalizácia verifikácie procesorov pomocou genetickĂŠho algoritmu.
V prezentácii stručne predstavím, akým spĂ´sobom prebieha verifikácia procesorov v spoločnosti Codasip a akĂŠ verifikačnĂŠ nástroje vyvinul mĂ´j tím za posledných 5 rokov. Ăalej ukážem novĂŠ výsledky mĂ´jho optimalizačnĂŠho algoritmu, ktorý som navrhla v rámci mojej dizertačnej práce a ktorĂŠ práve spisujem do časopiseckej publikácie.
Schůze UPSY
informace o projektech, publikování, činnostech na UPSY.
Logická syntĂŠza polymorfních obvodů
Na prezentaci uvidíte výsledky mĂŠ činnosti za posledního půl roku, týkající se návrhových metod polymorfní elektroniky. V současnosti pracuji na implementaci syntĂŠzní metodiky pracující s And-Inverter grafy, jejíž princip bude vysvĂŹtlen. A protože máme před Vánočním večírkem, na odlehčení promítnu zážitky z Ameriky.
Ambipolární tranzistory pro multifunkční obvody
V rámci prezentace budou představeny výsledky experimentů s tranzistory, kterĂŠ vykazují mabipolární chování. Dále bude zmínĂŹn systĂŠm pro automatizaci charakterizace a analýzy vzorků organických tranzistorů, který byl vyvinut ve spolupráci s týmem prof. Weitera z FCH VUT.
Nekonvenční technologie pro číslicovĂŠ systĂŠmy
V současnĂŠ dobĂŹ je
vĂŹtšina výpočetních strojů založena na prvcích na bázi
anorganických polovodičů, jako je křemík. Takovými prvky jsou
tranzistory v roli spínacích prvků, z nichž se staví logická
hradla, realizující základní boolovskĂŠ funkce. Z hradel se
pomocí prostředků syntĂŠzy sestavují složitĂŹjší obvody, kterĂŠ
již mohou realizovat algoritmus nebo výpočet. Pro návrh takovĂŠ
elektroniky jsou známy automatizovanĂŠ postupy a takĂŠ řešení
realizující řadu potřebných funkcí.
Na Ăşrovni
tranzistorů i hradel však existují alternativní řešení, která
mohou do systĂŠmu, v nĂŹmž jsou použita, přinášet určitĂŠ
výhody. Na tĂŹchto Ăşrovních lze ovlivnit fyzikální vlastnosti
výslednĂŠho produktu (nároky na výrobní technologie, rozmĂŹry,
rychlost obvodů, apod). To může přinášet výhody v možnosti
nových aplikací, konvenční elektronikou jen obtížnĂŹ
dosažitelných, či Ăşsporu a lepší vlastnosti aplikací
existujících. Mezi nekonvenční technologie lze počítat obvody
založenĂŠ na organických polovodičích, realizovanĂŠ metodami
inkoustovĂŠho tisku, využití netradičních a biologických
materiálů, polovodičovĂŠ prvky na bázi grafenu, nanotrubiček a
další, na Ăşrovni hradel pak polymorfní elektronika. Polymorfní
elektronika a její principy mohou být uplatnĂŹny tam, kde chování
základních struktur bude promĂŹnnĂŠ s ohledem na další parametry.
Evoluční návrh na Ăşrovni LUT
Evoluční návrh číslicových obvodů lze provádĂŹt na různých Ăşrovních, od tranzistorů po funkční jednotky. V prezentaci se zamĂŹřím na návrh na Ăşrovni LUT, zejmĂŠna na jeho efektivní implementaci.
Náplní prezentace je představení práce zabývající se využitím techniky funkční verifikace jako nástroje pro ovĂŹřování metodik pro zajištĂŹní odolnosti proti poruchám v systĂŠmech založených na FPGA. Představen je procesu ovĂŹřování odolnosti proti poruchám, který je rozdĂŹlen do tří fází: (1) klasická funkční verifikace, (2) funkční verifikace využívající FPGA a injektor poruch a (3) sledování vlivu poruch na mechanickou část. Každá z tĂŹchto fází vyžaduje specifickĂŠ verifikační prostředí a využívá různĂŠ principy. Budou takĂŠ prezentovány experimenty odpovídající jednotlivým fázím, tedy sledování vlivu poruch na elektronickou, ale i mechanickou, část experimentálního elektro-mechanickĂŠho systĂŠmu.
Generování testovacích stimulů založenĂŠ na pravdĂŹpodobnostní gramatice
V rámci svĂŠ prezentace přestavím další činnosti na disertační práci, kterĂŠ se týkají zobecnĂŹní navrženĂŠho generování testovacích stimulů s využitím pravdĂŹpodobnostní gramatiky a constraints. Constraints zajišÂují dynamickou zmĂŹnu pravdĂŹpodobností pro aplikaci přepisovacích pravidel, díky čemuž je generován validní testovací stimul pro daný systĂŠm.
Modelling biomedical ultrasound
Astract: Modelling the propagation of ultrasound waves in the human body has many applications, from reconstructing images to planning treatments using ultrasound therapy. In this talk, I will discuss the steps required in developing a numerical model, including forming equations that capture the physics of interest, applying appropriate numerical methods to solve these equations, developing computer codes for different computer architectures, and performing experimental validation. To create useful models, each of these steps and the corresponding constraints must be carefully considered. Using these steps as a blue-print, I will then discuss the development of k-Wave, a MATLAB toolbox that we have developed for modelling ultrasound waves in the body.
Biography: I am an EPSRC Early Career Fellow and lead the UCL Biomedical Ultrasound Group with Dr Ben Cox. My research sits at the interface between physical acoustics, biomedical ultrasound, numerical methods, and high performance computing. In particular, I am interested in developing fast and accurate models of how ultrasound waves travel through the human body. This involves studying many interesting acoustic phenomena from a physical perspective, and then devising novel ways in which these can be captured by a numerical model. Much of my work has been released as an open-source acoustics toolbox for MATLAB called k-Wave. These models have important applications in both ultrasound and photoacoustic imaging, and dosimetry and treatment planning for ultrasound therapy. I work with a multidisciplinary team, and currently collaborate with researchers from a range of backgrounds, including mathematics, physics, computer science, radiology, haematology, oncology, and neurology.
Pokročilý paralelní kopulový algoritmus EDA
Zabývám se paralelními algoritmy EDA založenými na teorii kopulí a za využití migrace modelů. V prezentaci ukážu aktuálnĂŹ publikovanĂŠ výsledky, popíšu současný stav svĂŠho výzkumu a nastíním plány do budoucna.
SoftwarovĂŹ řízenĂŠ monitorování síÂovĂŠho provozu
V prezentácii zhrniem aktuálny postup riešenia dizertačnej práce. Zameriam sa na postup v spisovaní samotnĂŠho textu práce a časovĂŠho plánu jeho kompletnĂŠho dokončenia a odovzdania.
Evoluční návrh v technickĂŠ analýze FOREXu
Nástroje technickĂŠ analýzy tvoří podstatnou část metod používaných v automatizovaných systĂŠmech k plánováni obchodních operací či k odhadu budoucího vývoje. Obsahem prezentace bude popis metody založenĂŠ na kartĂŠzskĂŠm genetickĂŠm programování pro návrh a optimalizaci indikátoru za Ăşčelem zvýšení spolehlivosti predikce.
Framework pro zpracování bio-signálů
Prezentace bude zamĂŹřena na zpracování, detekci, a vizualizaci specifických projevů v biologických signálech, především inter-iktálních spiků v iEEG, ovšem prezentovaný framework je obecnĂŹ použitelný i pro další typy detekovaných projevů (např. HFO v iEEG, QRS komplexy v EKG, atd.) i signálů (EKG, EEG, myo-elektrickĂŠ signály, a další)
DPDK pro rychlĂŠ zpracování paketů na ZynqMP
Platforma Xilinx ZynqMP přináší novĂŠ vlastnosti a tedy i možnosti pro implementaci síÂových aplikací s vysokou propustností a nízkou spotřebou. Jedná se systĂŠm na čipu (System-on-Chip) se čtyřmi jádry ARM Cortex-A53, kterĂŠ mají nízkou spotřebu, ale takĂŠ pomĂŹrnĂŹ nízký výkon, ve srovnání s high-end procesory. DPDK je knihovna, která primárnĂŹ snižuje režie operačního systĂŠmu pro práci se síÂovými zařízeními a tím umožňuje dosahovat vysokých propustností na výkonných procesorech i bez speciální hardwarovĂŠ akcelerace. Použití DPDK na platformách jako je Xilinx ZynqMP dovoluje snížit počet cyklů potřebných pro zpracování každĂŠho paketu a zároveň dovoluje přesunout část výpočtů do hardware. V prezentaci nastíním aktuální postup pro portaci DPDK na tuto platformu, poukážu na potenciální Ăşzká místa a možnosti jejich akcelerace.
Evoluční hardware v síÂových aplikacích
V prezentaci představím využití evolučních algoritmů v oblasti návrhu a optimalizace vybraných síÂových aplikací, u kterých se zamĂŹřuji zejmĂŠna na optimalizaci zpoždĂŹní. Dále budou představeny doposud dosaženĂŠ výsledky a první výsledky s využitím multikriteriální optimalizace.
Automatický návrh různĂŹ velkých aproximačních řadicích sítí s garancí chyby
Přestože hardwarovĂŠ řadicí obvody jsou velmi výkonnĂŠ, jejich plocha na čipu výraznĂŹ roste s přibývajícím počtem vstupů. V rámci semináře představím škálovatelnou metodu konstrukce řadicích sítí, která umožňuje vytvářet výkonnĂŠ a nízkopříkonovĂŠ implementace. Navržený přístup využívá toho, že řada aplikací toleruje drobnĂŠ chyby na výstupu. Pomocí navrženĂŠ metody byly získány implementace pro ASIC a FPGA obvody, kterĂŠ zabírají mĂŠnĂŹ plochy na čipu a spotřebovávají mĂŠnĂŹ energie. Tento přístup byl prezentován na konferenci PATMOS zamĂŹřenĂŠ na návrh obvodů s nízkým příkonem, která je s více než 26 letou historií jedna z nejvýznamnĂŹjších Evropských událostí v tomto oboru.
Univerzální FPNN
Prezentace se bude zabývat Ăşpravami modelu FPNN pro maximální univerzálnost využití v aproximacích neuronových sítí.
Vysoce náročnĂŠ výpočty na nízkopříkonových architekturách
TĂŠma mĂŠ DP se nyní více stáčí k metodám optimalizace spotřeby systĂŠmu za bĂŹhu algoritmu. V krátkosti zprezentuji motivaci, současný stav a již dříve prezentovanĂŠ výsledky, a porovnám je s aktuálními daty namĂŹřenými na ARM kitu Samsung Odroid XU4.
- Michal Kekely, Marek Kidoň, Jan Kučera, Richard Pánek, Roman Vrána, Jan Wrona
- Jakub Budiský, Marta Ăudová, Jan Dražil, Tomáš Fukač, Jakub Husa
|
Datum |
Přednášející |
|
6. kvĂŹtna |
Dvořáček, Wiglasz, Grochol, Kešner, Mrázek, Ĺ˝aloudek |
|
13. kvĂŹtna |
Krobot, Lojda, Krčma, Ăekan, Podivínský, Szurman, Mičulka |
|
20. kvĂŹtna |
Nevoral, Crha, Šimek, Tesař, Kováčik, Košař |
|
27. kvĂŹtna |
Kremel, Matoušek, Kekely, Viktorin, Bartoš, Matoušek |
|
3. června |
Husák, Dvořák, Kadlček, Vaverka, Nikl, Hyrš |
|
10. června |
Hrbáček, Slaný, Drahošová, Petrlík, Minařík, Korček |
Data mining ve službách evoluční optimalizace
Přednáška se bude týkat black-box optimalizace, tj. optimalizace funkcí, pro nϞ nemáme explicitní ani implicitní analytickĂŠ vyjádření, ale hodnoty získáváme mĂŹřením nebo pomocí experimentů, a už reálných či simulovaných. Pro black-box optimalizaci se vĂŹtšinou používají evoluční algoritmy, ĂşspĂŹšnĂŠ díky slabým předpokladům o optimalizovanĂŠ fitness. Velký počet vyhodnocení black‑box fitness, který vyžadují, je však problĂŠmem v situacích, kdy získání jejích hodnot je časovĂŹ náročnĂŠ a/nebo nákladnĂŠ. K řešení tohoto problĂŠmu se zhruba 15 let používá data mining, aplikovanĂŠ na data z dosavadního průbĂŹhu optimalizace. Jeho výsledkem je náhradní model black‑box fitness, který vĂŹtšinu jejích vyhodnocení eliminuje. V přednášce budou diskutovány náhradní modely založenĂŠ na dopředných neuronových sítích, gaussovských procesech a náhodných lesech.
Bio: Martin Holeňa vystudoval aplikovanou matematiku na FJFI (fakultĂŹ jadernĂŠ a fyzikálnĂŹ inženýrskĂŠ) ĂVUT a pravdĂŹpodobnost a matematickou statistiku na MFF (matematicko-fyzikální fakultĂŹ) UK. Doktorát z kybernetiky získal v ĂeskoslovenskĂŠ akademii vĂŹd, habilitoval se v teoretickĂŠ informatice na MFF UK. Pracuje jako vedoucí vĂŹdecký pracovník Ăstavu informatiky AV ĂR, je členem rady Ăşstavu. Jako přednášející a školitel doktorandů působí na MFF UK, FJFI ĂVUT a FIT (fakultĂŹ informačních technologií) ĂVUT.
Hlavním odborným zájmem Martina Holeni je data mining a jeho aplikace, zejmĂŠna interpretabilita modelů a využití metod výpočtovĂŠ inteligence, konkrĂŠtnĂŹ fuzzy logiky, evolučních algoritmů a umĂŹlých neuronových sítí. Od doby svých postdoc-pobytů na univerzitách v Paderbornu (1993-95) a Magdeburgu (1996-8) intenzivnĂŹ spolupracuje s nĂŹmeckými vysokými školami a výzkumnými Ăşstavy na aplikacích metod data mining v biologii, chemii a materiálových vĂŹdách. Je autorem více než 150 publikací, včetnĂŹ 1 monografie a 34 časopiseckých článků.
Pokroky v evoluci celulárních automatů
V rámci příspĂŹvku bude představena metoda pro evoluční návrh komplexních vícestavových celulárních automatů (CA) pomocí tzv. podmínkových pravidel. PřípadovĂŠ studie, na nichž byla metoda primárnĂŹ ovĂŹřována, zahrnují Ăşlohy netriviální replikace struktur, návrh pohybujících se objektů, vývoj obrazců (to vše v 2D CA) a generickĂŠ algoritmy výpočtu druhĂŠ mocniny přirozených čísel v 1D CA. Jedná se o problĂŠmy, jejichž řešení bylo velmi problematickĂŠ či dokonce neĂşspĂŹšnĂŠ při použití dosud známých technika návrhu CA. Hlavní část prezentace bude zahrnovat animace vybraných řešení v CA, přičemž bude ukázáno, jak v nĂŹkterých případech je evoluce schopna dojít k výrazným inovacím ve srovnání s existujícími řešeními.
Approximate computing na UPSY
V rámci prezentace budou shrnuty aktuální výzkumnĂŠ aktivity skupiny evolvable hardware v oblasti přibližnĂŠho počítání na různých Ăşrovní počínaje obvody implementovanými na Ăşrovni tranzistorů a konče aproximacemi v neuronových sítí.
Akcelerace ve vysokorychlostních sítích a datových centrech
V rámci prezentace budou shrnuty aktuální výzkumnĂŠ aktivity skupiny akcelerovaných síÂových technologií, cíle aktuálnĂŹ řešených projektů. SoučasnĂŹ budou představeny novĂŠ smĂŹry výzkumu zamĂŹřenĂŠ zejmĂŠna na oblast datových center a virtualizaci síÂových funkci (NFV). Bude krátce představen jazyk P4 a jeho využití v kontextu NFV a hardwarovĂŠ akcelerace.
Bioinformatika@FIT
Prezentace bude zamĂŹřena na přehled výzkumu v oblasti bioinformatiky, který je na FIT realizován ve spolupráci s nĂŹkolika externími pracovišti (Biofyzikální Ăşstav AVĂR, Loschmidtovy laboratoře, Ăstav biomedicínskĂŠho inženýrství FEKT). StručnĂŹ budou představeny následující tĂŠmata: vyhledávání sekundárních struktur DNA, analýza repetitivních oblastí eukaryotních genomů, metagenomika a vyhledávání příbuzných enzymů, proteinovĂŠ inženýrství a stabilizace proteinů.
Automatizace návrhu systĂŠmů odolných proti poruchám
Se zvyšujícím se
stupnĂŹm integrace na čipu a rostoucí složitostí vyvíjených
systĂŠmů dochází takĂŠ ke snižování jejich spolehlivosti. KromĂŹ
toho jsou na spolehlivost kladeny stále vyšší nároky.
Implementovat odolnost proti poruchám do tĂŹchto systĂŠmů může
však být značnĂŹ složitĂŠ. Z tohoto pohledu by bylo zajímavĂŠ
vyvinout nástroj, který by tento Ăşkol usnadnil jistou mírou
automatizace.
V prezentaci se pokusím představit Ăşvod do
problematiky spolehlivosti ve hradlových polích FPGA s pamĂŹtí
SRAM a nastínit základní myšlenku, jak by zmínĂŹný nástroj pro
automatizaci návrhu systĂŠmů odolných proti poruchám mohl
pracovat a jakých metod by mohlo být využito.
Koevoluce plastických prediktorů fitness
Výpočetní náročnost kartĂŠzskĂŠho genetickĂŠho programování lze snížit pomocí koevoluce prediktorů fitness, což je malá podmnožina množiny trĂŠnovacích dat. Pro různĂŠ Ăşlohy je výhodnĂŠ použít různou velikost tĂŠto podmnožiny. V tĂŠto prezentaci bude představen princip automatickĂŠ adaptace velikosti prediktoru na základĂŹ současnĂŠho vývoje fitness kandidátních programů. Tento přístup byl experimentálnĂŹ vyhodnocen na pĂŹti různých Ăşlohách symbolickĂŠ regrese.
Optimalizace distribuovanĂŠho dotazování dat o tocích
V prezentaci uvedu tĂŠma distribuovanĂŠho dotazování nad daty o tocích. Bude popsána architektura uvažovanĂŠho systĂŠmu pro sbĂŹr, ukládání a následnou práci s tĂŹmito daty. Dále budou uvedeny možnosti optimalizací dotazování s cílem minimalizace doby odezvy dotazů, jakožto uvažovanĂŠ oblasti pro výzkum. Jednat se bude zejmĂŠna o předvytváření pohledů, vhodný způsob tvorby indexů a automatickou konfiguraci tĂŹchto optimalizací na základĂŹ činnosti uživatele.
Pattern matching v FPGA
Lokální dekompozice pseudo-spektrální simulace na clusteru GPU
Pseudo-spektrální simulační metody dosahují vysokĂŠ přesnosti při nízkĂŠm rozlišení domĂŠny a výbornĂŠ časovĂŠ složitosti O(N*Log(N)) (díky použití FFT). Nevýhodou tĂŹchto metod je však globální propojení všech bodů domĂŠny a omezení škálovatelnosti distribuovaných implementací. Na příkladu GPU implementace simulačního nástroje k-Wave ukážeme, jakým způsobem je možnĂŠ toto omezení obejít pomocí lokální dekompozice simulovanĂŠ domĂŠny.
SenzorickĂŠ bezdrátovĂŠ sítĂŹ s ohledem na nízký příkon
TĂŠmatem prezentace je seznámit s tĂŠmatem disertační práce - Architektury s nízkým příkonem. KonkrĂŠtnĂŹ se jedná o vytvoření senzorickĂŠ bezdrátovĂŠ sítĂŹ. Bude diskutován výbĂŹr jednotlivých prvků, kterĂŠ jsou potřeba pro při návrhu bezdrátovĂŠ sítĂŹ - protokol, frekvence bezdrátovĂŠ sítĂŹ, topologie sítĂŹ, výbĂŹr procesoru, baterie, antĂŠny, rozmístĂŹní senzorů... Dalším bodem bude krátkĂŠ představení projektu do kurzu PDD, kde jsem řešil techniky pro snižování příkonu na CPU na clusteru Anselm.
Evoluční aproximace v detektorech hran
Prezentace pojedná o evoluční aproximaci sčítaček a jejich porovnání s přesnými a konvenčními verzemi. Tyto nepřesnĂŠ sčítačky budou využity v detektoru hran. Bude porovnána aproximace v konvenčním a evolučnĂŹ navrženĂŠm SobelovĂŹ operátoru.
Prediktory fitness s adaptivní velikostí
KartĂŠzskĂŠ genetickĂŠ programování se používá v mnoha aplikačních domĂŠnách, jakou je například evoluční návrh obrazových filtrů. Evoluční návrh je obvykle výpočetnĂŹ velmi náročnou metodou, při níž je typicky nejnáročnĂŹjší proces výpočtu fitness. Koevoluce prediktorů fitness s kartĂŠzským genetickým programováním byla představena jako metoda, pomocí níž lze dosáhnout snížení náročnosti a frekvence výpočtu fitness. Prediktor fitness je malou podmnožinou množiny trĂŠnovacích vektorů, jeho výhodná velikost však závisí na řešenĂŠ Ăşloze. V tĂŠto prezentaci budou představeny přístupy k adaptaci velikosti prediktorů v průbĂŹhu řešení zadanĂŠ Ăşlohy.
Charakteristika síÂových Ăştoků a modelování reputace IP adres
Detekce síÂových anomálií a bezpečnostních incidentů s využitím DNS dat
Prezentace projednává možnosti využití DNS dat z toků a rovnϞ jejich částí z aplikační vrstvy pro detekci síÂových anomálií a možnosti zefektivnĂŹní stávajících metod. ZamĂŹření tohoto cíle je na známĂŠ techniky jako DNS Tunneling, DNS Amplification, škodlivĂŠ domĂŠny a např. šíření SPAMu. Z velkĂŠ části sa zamĂŹřuje na využití reverzních PTR záznamů, kterĂŠ se využívají jako nástroj pro FCrDNS. Analýzou PTR provozu a korelací monitorovaných dat s provozem aplikačních protokolů je možnĂŠ odhalit řadu anomálií.
Multifunctional Logic Circuits based on Advanced Nanoscale Materials - cvičná obhajoba tezí DP
Initial purpose of this presentation is to clarify the rationale behind the need to find an alternative path how to properly address at least some of the most crucial shortcomings of CMOS-based conventional digital circuits. Main attention will be given to the possible ways how to extend the traditional abstraction of simple switching elements (i.e. transistors) by means of adopting the nanoscale materials likes silicon nanowires (Si-NWs), carbon nanotubes, graphene nanoribbons, organic polymers and other emerging structures and materials.
One of the key aspects in this perspective is the controllable ambipolar operation of such post-silicon devices, or at least some of them. This feature basically unlocks the possibility to prepare an efficient realization of contemporary digital circuits and also introduce an alternative path based on the adoption of multifunctional circuitry paradigm. Finally, the expected direction of research activities, which should finaly result into dissertation thesis, will discussed along with some of the achieved results.
NeuronovĂŠ sítĂŹ a odolnost proti poruchám - cvičná obhajoba tezí DP
Náplní prezentace bude průřez technik zvyšování odolnosti neuronových sítí proti poruchám a dále vysvĂŹtlení plánovanĂŠho využití rozšířenĂŠho konceptu FPNN a dynamickĂŠ rekonfigurace pro implementaci odolných neuronových sítí v hradlových polích.
Evoluční hardware v síÂových aplikacích - cvičná obhajoba tezí DP
PočítačovĂŠ sítĂŹ jsou v poslední letech využívány stále vĂŹtším počtem zařízení a uživatelů. S tím roste množství dat, kterĂŠ musí být přeneseny. S rostoucím množstvím dat se musí přizpůsobovat technologie umožňující přenos dat, aplikace starající se o provoz sítĂŹ, sledování stavu síÂových prvků, monitorování provozu a systĂŠmů zajišÂujících bezpečnost. U dnes používaných vysokorychlostních sítí s propustností až 100Gb/s, je stále častĂŹjší využívání hardwarovĂŠ akcelerace. Návrh hardwarových komponent je možný pomocí konvenčních metod, kterĂŠ vyžadují perfektní znalost problematiky, nebo využitím technik evolučního návrhu, kterĂŠ nevyžadují tak perfektní znalost problematiky, ale dovolují v nĂŹkterých případech dosáhnout lepších parametrů systĂŠmů. V tĂŠto práci představím využití evolučních technik k návrhu nebo optimalizaci vybraných síÂových aplikací. Dále představím doposud dosaženĂŠ výsledky a cíle výzkumu.
Sebeopravující se masivnĂŹ paralelní výpočetní systĂŠmy - cvičná obhajoba tezí DP
V prezentaci bude představen pojem "masivnĂŹ paralení výpočetní systĂŠmy" založený na modelu celulárních automatů. RovnϞ budou popsány problĂŠmy, kterĂŠ je třeba vyřešit při využití takových systĂŠmů pro užitečnĂŠ výpočty v reálnĂŠm svĂŹtĂŹ, kde nemůžeme počítat s dokonalou synchronizací hodinovĂŠho signálu a absencí chyb. Dále bude představena dosavadní práce zabývající se právĂŹ problĂŠmem spolehlivosti tĂŹchto výpočetních systĂŠmů. ZávĂŹrem dudou předestřeny plány na další průbĂŹh studia.
PokročilĂŠ metody návrhu integrovaných obvodů - cvičná obhajoba tezí DP
Evoluční návrh obvodů je metoda, která používá biologií inspirovanĂŠ prohledávací algoritmy pro syntĂŠzu a optimalizaci elektronických obvodů. Ačkoliv evoluční návrh umožnil získat mnoho zajímavých výsledků, nemožnost dobrĂŠ škálovatelnosti a nereflektování požadavků na nefunkční parametry (příkon, zpoždĂŹní, ...) zůstává hlavní nevýhodou metody. V tĂŠto práci předstvím výsledky a cíle výzkumu nových přístupů, kterĂŠ umožňují navrhovat a optimalizovat složitĂŠ číslicovĂŠ obvody se snahou minimalizovat tyto nevýhody. Mimo jinĂŠ budou představeny výsledky snižování příkonu integrovaných obvodů s využitím evolučního přístupu na různých Ăşrovních.
Biological neuro-signla processing - cvičná obhajoba tezí DP
In order to push forward understanding of the brain, many different techniques are being applied. This work will focus on electrical signals measured directly from the brain, specifically on detection of certain signal events such as inter-ictal spikes, which are one of the essential biomarkers used for an epilepsy diagnosis and research, since it is believed, that spikes participates in epileptiform process. The inter-ictal spikes can be recorded also by the scalp EEG technique but for better localization of their source, usually for surgical treatment of epilepsy, it is necessary to acquire intracranial recordings by depth electrodes and/or subdural electrode grids. Recordings are usually acquired in more than hundred channels simultaneously, and recording process runs for several hours per patient. With reasonable 5 kHz sampling rate, the generated data are of enormous size. These data would have to be analyzed by medical doctors - neurologists manually. It makes the need for an efficient automated detector, with good precision and sensitivity, obvious. Several algorithms for spike detection, from scalp EEG, already exist. But algorithms for spike detection in intracranial EEG (iEEG) are much more scarce. When the need for computational efficiency, or in other words, fast data processing is required in such algorithm, because of enormous data size and/or need for real-time detection capability, we are practically reaching a blank spot, which will be addressed by this work.
High Performance Computing on Low Power Devices - cvičná obhajoba tezí DP
Nowadays, the power efficiency of modem processors is becoming more and more important next to the overall performance itself. In order to reach the Exascale era, much more energy-efficient hardware will have to be utilized. The same goes for software appplications. Many programming tasks and problems do not scale very well with higher number of cores due to being memory or communication-bound, therefore it is often not beneficial to use faster chips to achieve better runtimes. In this case, employing more efficient low power processors or accelerators and using static and dynamic techniques for hardware efficiency adaptation may be much more beneficial, mainly because it is possible to get the same results using much less energy and often without any significant performance penalties, given the algorithm is suitable for the low power architecture.
Nekonvenční elektronika - cvičná obhajoba tezí DP
V současnĂŠ dobĂŹ se v oblasti elektrotechniky stále více diskutuje o nových technologiích, jmenovitĂŹ nanotechnologiích, organických polovodičích, ambipolárních technologiích a s tím spojenĂŠ polymorfní elektronice. Ta slibuje řešit požadavek na stále vĂŹtší hustotu funkcionality integrovaných obvodů v závislosti na ploše čipu, spotřebĂŹ, případnĂŹ dalších kritĂŠriích. Polymorfní elektronika se tedy intenzivnĂŹ zkoumá, nicmĂŠnĂŹ v pozadí zůstává teoretický vývoj tĂŠto oblasti. Pro polymorfní obvody totiž nelze použít bϞnĂŠ návrhovĂŠ metody a logiku. VĂŹtšina vĂŹdeckých skupin, zabývající se takovou elektronikou, proto používá různĂŠ formy generických algoritmů, rozhodovacích stromů a podobnĂŹ. Chybí však teoretický základ pro polymorfní elektroniku, logickĂŠ vazby a v návaznosti na to pak rozhodnutí, pro jakou třídu aplikací je taková elekronika vhodná. Začal jsem tedy zkoumat vlastnosti polymorfních obvodů a pokusil jsem se nastínit logickĂŠ závislosti polymorfismu v elektronických obvodech. Toto je pomĂŹrnĂŹ obsáhlá oblast, proto jsem se rozhodl vĂŹnovat problematice vhodných prvků pro polymorfní elektroniku.
Rekonfigurovatelný soft-core procesor LEON3 odolný proti poruchám
TĂŠmatem prezentace bude vývoj rekonfigurovatelnĂŠho soft-core procesoru LEON3 jako systĂŠmu odolnĂŠho proti poruchám. Tento systĂŠm bude využit bĂŹhem dalších prací na tĂŠmatu disertace pro ovĂŹření možností synchronizace stavu procesoru zabezpečenĂŠho pomocí TMR architektury po rekonfiguraci kopie obvodu, ve kterĂŠ byla detekována porucha.
Analýza reálných sad klasifikačních pravidel
V prezentaci budou představeny výsledky analýzy reálných sad klasifikačních pravidel, která byla provedena v rámci oprav a rozšiřování nástroje ClassBench sloužícího ke generování syntetických datových sad určených k testování algoritmů klasifikace síÂovĂŠho provozu. V závĂŹru prezentace bude takĂŠ zmínĂŹn aktuální plán Ăşkolů souvisejících s dokončením disertační práce.
Pametove efektivni rekonstrukce knihy objednavek v FPGA
Rekonstrukce knihy objednavek je klicovy ukon systemu pro obchodovani na burze, ktery vyzaduje hardwarovou akceleraci pro dosazeni co nejnizsi latence. Kniha objednavek je ovsem pametove narocna struktura, kterou neni mozne celou udrzovat na cipu FPGA. Proto jsme navrhli architekturu pro reseni tohoto problemu rozdelenim zpracovani mezi hardware a software, pricemz datova cesta kriticka pro latenci je zachovany v cipu FPGA. V teto prezentaci bude predstaveno vylepseni teto architektury, ktere efektivneji vyuziva pameti na cipu FPGA pro uchovani casti knihy objednavek.
SuperpočítačovĂŠ simulace šíření ultrazvuku v lidskĂŠm tĂŹle
RealistickĂŠ simulace šíření ultrazvukových vln v živých tkáních nabízí široký rozsah využití. Velmi slibnou oblastí je fokusovaný ultrazvuk o vysokĂŠ intenzitĂŹ používaný v neinvazivní chirurgii k lĂŠčbĂŹ nádorových onemocnĂŹní či zastavování vnitřního krvácení. Tato metoda pracuje na principu vysílání svazku soustředĂŹných paprsků ultrazvukových vln do tkánĂŹ. Akustická energie dosahuje v místĂŹ ohniska takovĂŠ ĂşrovnĂŹ, že způsobuje bunĂŹčnou nekrĂłzu, zatímco tkáň mimo ohnisko ponechává bez poškození.
Pro ĂşspĂŹšnou a šetrnou lĂŠčbu je nutnĂŠ preciznĂŹ umístit ohnisko ultrazvukových vln. PřesnĂŠho zacílení je však velmi obtížnĂŠ dosáhnout vzhledem ke zkreslení ultrazvukovĂŠ vlny způsobenĂŠ průchodem tkánĂŹmi o různých vlastnostech (vrstvy tuku, mĂŹkkĂŠ tkánĂŹ, chrupavky a kosti). Zde přichází ke slovu počítačovĂŠ simulace, kterĂŠ poskytnou přesnĂŠ operační plány pro konkrĂŠtního pacienta. RealistickĂŠ simulace však vyžadují obrovskĂŠ datovĂŠm množiny a výpočetní výkon, který jsou schopny poskytnout pouze superpočítačovĂŠ systĂŠmy.
Jedním z moderních akustických simulačních systĂŠmů je toolbox k-Wave (http://www.k-wave.org/), který vznikl jako rozšíření Matlabu v roce 2009 na University College London. V roce 2011 byl vývoj přenesen na Australskou Národní Universitu, kde jsem se k projektu připojil i já.
BĂŹhem dvou let se povedlo vytvořit vysoce výkonnou implementaci v C++, která je schopna efektivnĂŹ využívat až 4096 procesorových jader. Tato implementace umožnila zvĂŹtšit velikost simulační domĂŠny o tři řády, při zachování realistickĂŠ časovĂŠ náročnosti simulace. V roce 2013 byl vývoj toolboxu přenesen zpĂŹt do Evropy. V LondýnĂŹ probíhá vývoj fyzikálního modelu, zatímco implementace, ladĂŹní a škálování probíhá na FIT VUT v BrnĂŹ za podpory superpočítačových alokací v rámci projektů IT4I a PRACE.
V rámci přednášky budou představy kroky a Ăşskalí, kterĂŠ vedly od vývoje první sekvenční verze až po vysoce efektivní paralelní variantu testovanou a produkčnĂŹ bϞící na předních superpočítačích svĂŹta (Vayu, Raijin, HECToR, Emerald, Salomon). Dále budou prezentovány současnĂŠ pokroky ve vyžití hybridních systĂŠmů (GPU), či novĂŠ techniky dekompozice, kterĂŠ by mĂŹli umožnit škálování za hranici 10.000 procesorových jader.
Formal Biochemical Space to Bridge the Gap Between Mathematical Modelling and Biology
The concept of Biochemical Space (BCS) makes a crucial methodological part of Comprehensive Modelling Platform, a general platform for computational modelling and analysis of biological processes, introduced as a concept for unambiguous representation of internally consistent reduced mathematical models of oxygenic photosynthesis and further refined to a general online modelling platform for complex biophysical processes. BCS provides a concise mapping of mathematical models to their biological description established at a desired level of abstraction. On theoretical end, we present BCS as a completely formal language with rigorously defined semantics by means of a simplified Kappa calculus. On the practical end, we show BCS models defined for metabolic, photosynthetic and circadian clock processes to demonstrate the usability of the language.
Na semináři bude představena technika optimalizace nefunkčních parametrů programů, kterĂŠ jsou určeny k nasazení ve vestavĂŹných systĂŠmech založených na low-cost mikrokontrolerech. Cílem je redukovat příkon a dobu výpočtu za cenu zvýšení nepřesnosti výpočtu. Navržená metoda je založena na kartĂŠzskĂŠm genetickĂŠm programování a vyhodnocena v návrhu aproximací mediánu, který je typicky používán pro redukci šumu při zpracování multimediálních dat. DosaženĂŠ výsledky ukazují, že je možnĂŠ dosáhnout významnĂŠho snížení příkonu, aniž bychom výraznĂŹ degradovali kvalitu výstupních dat.
Na semináři představím výsledky získanĂŠ bĂŹhem studijního pobytu na univerzitĂŹ Purdue (USA). Budou představeny dvĂŹ metody snižování příkonu neuronových sítí - metoda založená na tzv. multiplierless násobení a metoda využívající nepřesných pamĂŹtí. Dále bude ukázána novĂŹ navržená metoda, která využívá nepřesných násobiček navržených pomocí evolučního přístupu.
Evoluční algoritmy a bezpečnost bezdrátových senzorových sítích
BezdrátovĂŠ senzorovĂŠ sítĂŹ (wireless sensor networks - WSN) se obvykle skládají z velkĂŠho množství senzorových uzlů - jednoduchých nízkonákladových zařízení s omezenými výpočetními zdroji, pamĂŹtí i energií. Cílem WSN je sledovat rozsáhlejší prostory - mohou monitorovat pohyb osob či zvířat, mĂŹřit teplotu či vlhkost, detekovat požáry atd. Vzhledem k tomu, že WSN jsou nasazovány v otevřených prostorech, může docházet k odposlechům komunikace, nebo Ăştokům na WSN využitím zařízení, která aktivnĂŹ manipulují komunikovaná data. V přednášce si představíme možnost detekce tĂŹchto Ăştoků přímo senzorovými uzly v prostoru celĂŠ sítĂŹ. To však přináší zvýšenĂŠ nároky na zdroje senzorových uzlů - zejmĂŠna pamĂŹÂ a energii. Na optimalizaci použitých parametrů detekčního systĂŠmu s ohledem na zdroje, ale takĂŠ přesnost detekce, využíváme vlastní optimalizační framework skládající se ze simulátoru a optimalizační jednotky. Pro vlastní optimalizaci využíváme multikriteriální evoluční algoritmy - NSGA-II a SPEA2, kterĂŠ poskytují množinu navzájem nedominovaných řešení s ohledem na specifikovaná kritĂŠria. Z tĂŹchto řešení je možnĂŠ vybírat a mĂŹnit nastavení systĂŠmu dle potřeby. V přednášce bude představeno i další využití evolučních algoritmů v WSN - automatickĂŠ generování protokolů pro amplifikaci bezpečnosti pomocí lineárního genetickĂŠho programování a simulátoru. Tyto protokoly popisují, jak by mĂŹly být v WSN propagovány novĂŠ šifrovací klíče uzlům, jejichž klíče byly kompromitovány.
Martin Stehlík je členem centra pro výzkum v oblasti kryptografie a bezpečnosti (CRoCS - Centre for Research on Cryptography and Security) na FakultĂŹ informatiky Masarykovy univerzity, kde v současnĂŠ dobĂŹ dokončuje doktorskĂŠ studium. Jeho hlavní oblastí zájmu je bezpečnost bezdrátových senzorových sítí, kde je autorem či spoluautorem šesti mezinárodních publikací. V rámci centra CRoCS se podílel na vývoji bezpečnostní platformy poskytující bezdrátovým senzorovým sítím ochranu před pasivními i aktivními Ăştoky. ZejmĂŠna se vĂŹnuje systĂŠmu pro detekci průniku, který je optimalizován pomocí evolučních algoritmů a distribuovaných simulací. Martin Stehlík spolupracoval s průmyslovými partnery i v jiných oblastech bezpečnosti, například detekce spamu.
V prezentácii zhrniem aktuálny stav riešenia dizertačnej práce so zameraním sa na posun vykonaný od spísania a prezentovania tĂŠz.
V prezentaci shrnu práci za uplynulĂŠ 2 roky doktorskĂŠho studia se zamĂŹřením na poslední rok. Zejm. se jedná o využití systĂŠmu DPDK pro rychlĂŠ přijímání a odesílání paketů na platformĂŹ ARM, dále o potenciálnĂŹ výhodnou akceleraci algoritmu Binary Search on Prefix Lengths (BSPL) a takĂŠ novými možnostmi DMA přenosů ve vyvíjenĂŠm frameworku pro architektury s integrovaným FPGA na čipu.
V disertační práci se zabývám polymorfními obvody a jejich návrhem. Prezentace představí návrhovou metodiku a budou prezentovány nedávnĂŠ dosaženĂŠ výsledky.
V prezentaci představím aktuální stav řešení disertační práce, která se zabývá evolučními algoritmy pro přibližnĂŠ počítání. ZejmĂŠna se zamĂŹřím na multikriteriální návrh aritmetických obvodů.
V prezentaci ukážu aktuální stav řešení svĂŠ disertační práce. VysvĂŹtlím náš přístup k paralelizaci EDA (tzv. ostrovní model s migrací pravdĂŹpodobnostních modelů) a stručnĂŹ připomenu matematický pojem kopule.
V části svĂŠ disertační práce se zabývám schopností adaptace CGP v promĂŹnnĂŠm prostředí. Budou prezentovány nedávnĂŠ dosaženĂŠ výsledky. Součástí prezentace bude přehled stavu disertační práce.
V prezentaci shrnu dosaženou práci za uplynulĂŠ 2 roky doktorskĂŠho studia a představím budoucí plán prací, který se orientuje převážnĂŹ na generování programů pro procesory. Popis tĂŹchto programů plánuji řešit pomocí již existujícího jazyka.
V rámci prezentace představím aktuální stav řešení disertační práce na tĂŠma využití funkční verifikace pro ovĂŹřování metodik pro zajištĂŹní odolnosti proti poruchám. Bude zde představeno verifikační prostředí pro experimentální elektro-mechanický systĂŠm, kterým je robot pro hledání cesty v bludišti a jeho řídicí jednotka. ZmínĂŹny budou takĂŠ plány na rozšíření tohoto verifikačního prostředí a jeho propojení s řídicí jednotkou robota na FPGA. SoučasnĂŹ bude takĂŠ uvedeno verifikační prostředí pro procesor bϞící na FPGA, který plánuji využít jako další experimentální řídicí jednotku robota
- Michal Riša, Michal Wiglasz, Filip Vaverka, Pavel Vampola.
- Petr Dvořáček, Jiří Husák, Pavel Krobot, Denis Matoušek
|
Datum |
1. přednášející |
2. přednášející |
|
7. kvĂŹtna |
RDID |
Grochol, Kešner, Mrázek, Slaný, Hrbáček, Zamba, Szurman |
|
15. kvĂŹtna |
RDID |
Petrlík, Šikulová, Minařík, Korček, Nikl, Kadlček |
|
22. kvĂŹtna |
RDID |
Krčma, Ăekan, Podivínský, Šimková, Kaštil |
|
29. kvĂŹtna |
RDID |
Kováčik, Viktorin, Košař, Crha, Šimek, Tesař |
|
5. června |
RDID |
Kekely, Dvořák, Bartoš, Matoušek, Mičulka, Hyrš, Tříska, Ĺ˝aloudek |
With the growing complexity of cyber-physical systems, industry relies on proper architectures and design guidelines for successful product development. For markets with safety requirements there is a particular need for architectures that allow a deep and thorough understanding of the system behavior. The Time-Triggered Architecture (TTA) as initially developed at the Technical University of Vienna and further cultivated by TTTech is such an architecture. In this paper we give an overview of the TTA and describe its application in an industrial context.
Wilfried Steiner is Corporate Scientist at TTTech Computertechnik AG and Leader of the research team TTTech Labs. He holds a degree of Doctor of Technical Sciences from the Vienna University of Technology, Austria. His research is focused on the development of algorithms and services that enable dependable communication in cyber-physical systems and applied formal methods.Deterministic System Design with Time-Triggered Technology
When considering a three phase electrical grid, in an ideal
situation:
- all voltages have a sinusoidal shape,
- all
phase voltages have the same magnitude,
- the magnitudes of the
voltages are constant with respect to time,
- the phase
differences between the voltages equal 120°,
- the grid
frequency is constant with respect to time.
In a real grid, deviations can occur with respect to all these ideal conditions. It is important to know the origin of these power quality problems, the consequences and the solutions to these problems.
V mĂŠm příspĂŹvku shrnu svĂŠ výsledky a činnost za zimní semestr, pohovořím o svĂŠ současnĂŠ práci a plánech do budoucna, zmíním svůj příspĂŹvek na konferenci DDECS 2015 a takĂŠ projekt jehož se Ăşčastním.
Simulace nástroje k-Wave mohou trvat až desítky hodin i při použití cca 1000 výpočetních jader. NejvĂŹtší procento výpočtu zaberou rychlĂŠ Fourierovy transformace, počítanĂŠ pomocí 1D dekompozice, tedy maximální počet jader je limitován dĂŠlkou nejdelší strany 3D domĂŠny. Hybridní MPI/OpenMP 2D dekompozice dokáže posunou škálovatelnost dále díky
dekompozici domĂŠny podĂŠl dvou os, a zároveň je lĂŠpe přizpůsobena architektuře dnešních superpočítačů díky využití jak distribuovanĂŠ, tak sdílenĂŠ pamĂŹti. Tento přístup dokáže škálovat tĂŠmĂŹř lineárnĂŹ až do 16 tisíc jader a umožňuje počítat na vĂŹtších domĂŠnách díky rozložení pamĂŹÂových nároků na vĂŹtší počet jader
Hlubší diagnostika pacientů, u kterých byla objevena epilepsie vyžaduje nahrávání skalpovĂŠho EEG signálu z řádovĂŹ desítek elektrod, který musí být následnĂŹ analyzován. Manuální analýza takovýchto nahrávek neurology je velmi zdlouhavá, což takĂŠ omezuje dĂŠlku nahrávání. Mimo jinĂŠ manuální vyhodnocení se liší pozorovatel od pozorovatele. Existující automatickĂŠ detektory spiků v mezi-záchvatových stavech mají různĂŠ ĂşrovnĂŹ spolehlivosti a takĂŠ výpočetní časovĂŠ náročnosti. Pro zpracování skalpových nahrávek se často používá downsampling, za Ăşčelem kompenzovat časovou náročnost algoritmů, až na ĂşrovnĂŹ 250-100 Hz. U intra-craniálních nahrávek, kterĂŠ mají značnĂŹ lepší rozlišení a nižší ĂşrovnĂŹ šumu se tudíž používá downsampling na značnĂŹ vyšší frekvence cca. okolo 5 KHz, což při velkĂŠm počtu kanálů ~ 150 a značnĂŹ delších nahrávkách v rozsahu hodin, zvyšuje nároky na výpočetní efektivitu detektoru. Podíváme se na to, jakým způsobem je možnĂŠ takovĂŠ detekce dĂŹlat, jak jsou na tom nĂŹkterĂŠ způsoby z hlediska efektivity a takĂŠ jakým způsobem je možnĂŠ zlepšit spolehlivost a citlivost detektoru.
Computers or computer based systems play a crucial role in people's everyday lives, embedded systems can be found almost everywhere. More and more applications area able to tolerate inaccurate or incorrect computations to a certain extent due to imperfections of human senses, statistical data processing, noisy input data etc. At the same time, power efficiency is becoming increasingly important property of computing platforms, especially because of limited power supply capacity of embedded devices. Approximate computing, an emerging paradigm, takes advantage of relaxed functionality requirements to make computer systems more efficient in terms of energy consumption, computing speed or complexity. Error resilient applications can achieve significant savings while still serving their purpose with the same or a slightly degraded quality.
The complexity of computer systems is permanently growing and thus, automated design tools have to deal with more and more complex problems specified on higher level of abstraction than before. The same holds true for approximate computing. Even though new methods are emerging, there is a lack of methods for approximate computing offering a numerous set of trade-off solutions. Evolutionary algorithms (EAs) have been confirmed to bring innovative solutions to complex problems. Recently, complex digital circuits have been optimized by means of EAs while the scalability of the methods has been improved substantially. The goal of this report is to analyze existing approximate computing techniques and evolutionary computation methods, identify open problems that need to be solved, isolate the topic of the Ph.D. thesis and set up a plan how to solve the problems.
Tato práce se zabývá polymorfními obvody, což jsou číslicovĂŠ obvody schopnĂŠ realizovat dvĂŹ a více logických funkcí v závislosti na stavu okolního prostředí. Multifunkčnost je zajištĂŹna speciálními multifunkčními hradly (polymorfními hradly), která mĂŹní svoji funkci, zatímco zapojení obvodu je stále stejnĂŠ. V tĂŠto práci jsou představeny dvĂŹ návrhovĂŠ metodiky pro návrh polymorfních obvodů. ObĂŹ navrhovanĂŠ syntĂŠzní metodiky pracují s booleovskou reprezentací navrhovaných funkcí. První metodika je vhodná pouze na konkrĂŠtní třídu funkcí, zatímco druhá metodika je schopna navrhovat polymorfní obvody z libovolných logických funkcí. Hlavní výhodou druhĂŠ metodiky je jasný a přímý algoritmický postup, narozdíl od známých metodik, kterĂŠ jsou založeny převážnĂŹ na heuristickĂŠm přístupu.
V systĂŠmech odolných proti poruchám implementovaných na platformĂŹ SRAM FPGA se pro zajištĂŹní odolnosti poruchám často využívá kombinace obvodovĂŠ redundance a částečnĂŠ dynamickĂŠ rekonfigurace. U tĂŹchto systĂŠmů potĂŠ vzniká situace, kdy je po rekonfiguraci kopie chránĂŹnĂŠho obvodu stav celĂŠho systĂŠmu nekonzistentní vzhledem k ostatním kopiím danĂŠho obvodu, kterĂŠ bĂŹhem rekonfigurace bez přerušení provádĂŹly svou funkci. V takovĂŠm případĂŹ je nutnĂŠ provĂŠst synchronizaci opravenĂŠho obvodu s ostatními. V prezentaci bude shrnut aktuální stav poznání v oblasti systĂŠmů odolných proti poruchám a obnovy stavu systĂŠmu po poruše zahrnující částečnou dynamickou rekonfiguraci a synchronizaci. Dále bude prezentována dosavadní výzkumná činnost v oblastech obecných principů synchronizace stavu systĂŠmu a návrhu rekonfigurovatelnĂŠho řídicího systĂŠmu sbĂŹrnice CAN. NáslednĂŹ budou popsány cíle a řešení disertační práce zabývající se metodikou synchronizace stavu pro systĂŠmy odolnĂŠ poruchám využívající soft-core procesory ve svĂŠm návrhu.
Dnešní systĂŠmy pro monitorování počítačových sítí používají výkonnĂŠ servery (často vybavenĂŠ aplikačnĂŹ specifickými hardwarovými akcelerátory), osobní počítače nebo jsou implementovány v síÂových smĂŹrovačích a přepínačích. Tyto systĂŠmy berou v Ăşvahu pouze dva parametry: přenost mĂŹření a cenu. SpecializovanĂŠ systĂŠmy dokáží zachovat vysokou přenost mĂŹření (např. beze ztrát) i na vysokorychlostních linkách (až do 100 Gbps), ale jejich cena je vysoká. Ostatní řešení jsou obvykle nepřesná s nízkou pořizovací cenou. Ĺ˝ádnĂŠ z tĂŹchto řešení není orientovanĂŠ na nízkou spotřebu při zachování dostatečnĂŠ přenosti a nízkĂŠ ceny.
Cílem tĂŠto práce je využít částečnou dynamickou rekonfiguraci tzv. Reconfigurable System-on-Chip architektur pro návrh monitorovacího sytĂŠmu, který přizpůsobuje spotřebu energie zatížení síÂovĂŠ linky v současnosti nebo v blízkĂŠ budoucnosti. Tento přístup vyžaduje navrhnout jeden nebo více prediktorů síÂovĂŠho provozu a plánovač, který přesouvá vybranĂŠ Ăşlohy mezi procesor a FPGA na čipu.
TĂŠma práce je zamĂŹřeno na ovĂŹřování kvality metodik pro zajištĂŹní odolnosti proti poruchám s využitím konceptu funkční verifikace. V Ăşvodu bude stručnĂŹ představena problematika FPGA a možných poruch. Dále budou uvedeny dostupnĂŠ prostředky pro injekci poruch do FPGA a smĂŹrování mojí práce. Bude představena hypotĂŠza a cíle disertační práce a zároveň bude prezentována základní myšlenka využití funkční verifikace v kombinaci s injekcí poruch pro testování odolnosti proti poruchám. Poslední část prezentace bude vĂŹnována představení dosavadní práce, tedy experimentálního elektromechanickĂŠho systĂŠmu a první verze platformy pro testování, včetnĂŹ představení provedených experimentů. V závĂŹru prezentace bude shrnuta má publikační činnost.
Proces generování stimulů se uplatňuje především ve funkční verifikaci, kde je zapotřebí ovĂŹřit správnost chování systĂŠmu na obrovskĂŠm množství vstupů, a tím odhalit jeho nekorektní chování a chybu v jeho návrhu. Funkční verifikace zabírá přibližnĂŹ 70% procesu vývoje obvodu, proto jakĂŠkoliv zrychlení tohoto procesu je velmi žádoucí.
V tĂŠto prezentaci bude vysvĂŹtlen základní princip funkční verifikace, bude shrnut aktuální stav poznání v tĂŠto oblasti a bude nastolena hypotĂŠza. Další část se vĂŹnuje cílům disertační práce, představením dosavadní práce - univerzálního generování stimulů, definici plánu prací a ukázce publikační činnosti.
Kopule je prostředek statistickĂŠho zpracování dat, umožňující u vícerozmĂŹrnĂŠho rozdĂŹlení pravdĂŹpodobnosti oddĂŹlit výpočet marginálních rozdĂŹlení pravdĂŹpodobnosti od určení struktury vzájemných závislostí. V prezentaci bude vysvĂŹtlen pojem kopule a představeny základní typy kopulí. Budou stručnĂŹ uvedeny současnĂŠ způsoby použití kopulí ke statistickĂŠmu modelování, bude popsáno současnĂŠ použití kopulí v EDA algoritmech a zhodnoceno použití kopulí v EDA při paralelizaci pomocí migrace modelů. ZávĂŹrem bude definována hypotĂŠza a cíle mojí dizertační práce.
TĂŠma práce je zamĂŹřeno na monitorování síÂovĂŠho provozu s využitím hardwarovĂŠ akcelerace. Práce by mĂŹla vhodným způsobem přizpůsobit koncept SDN (Software Defined Networking) pro oblast monitorování a bezpečnost počítačových sítí, zejmĂŠna navrhnout vhodný způsob analýzy aplikačních protokolů pro vysokorychlostní sítĂŹ s využitím hardwarovĂŠ akcelerace. V rámci práce budou takĂŠ zkoumány možnosti rozdĂŹlení síÂových aplikací mezi hardware a software s cílem efektivnĂŹ využít dostupnĂŠ hardwarovĂŠ prostředky. SoučasnĂŹ budou zkoumány techniky popisu, plánování a mapování časovĂŹ kritických Ăşloh na hardwarovĂŠ prostředky, zejmĂŠna technologii FPGA.
Prezentace projednává možnosti využití DNS PTR záznamů pro detekci škodlivĂŠ aktivity na síti. Ty se využívají i jako základní ovĂŹřovací techniky pro mailovĂŠ servery, čím se docílí jednoduchĂŠ potvrzení legitimního využívání služby.
Tuto techniku však převzalo i nĂŹkolik jiných aplikačních protokolů, kterĂŠ ji využívají obdobnĂŹ. Motivací pro práci byl vysoký výskyt reverzních rezolucí ukončených chybou, co může být průvodním jevem při přebíhajícím Ăştoku na nĂŹkterou službu. Analýzou PTR provozu a korelací monitorovaných dat s provozem aplikačních protokolů je možnĂŠ odhalit řadu anomálií.
Seminář se vĂŹnuje evolučnímu algoritmu s nepřímou reprezentací, který byl navržen pro řešení kombinatorických optimalizačních problĂŠmů, u kterých má smysl uvažovat vzdálenost resp. cenu propojení mezi komponentami řešení. Tento algoritmus přímo využívá skutečnosti, že kvalitní řešení takovýchto problĂŠmů obsahují převážnĂŹ krátká a levná propojení mezi komponentami. Mapování mezi genotypem a fenootypem je realizováno pomocí rozšířenĂŠ konstruktivní procedury založenĂŠ na heuristice nejbližšího souseda. První ovĂŹření funkčnosti tohoto algoritmu bylo provedeno na problĂŠmu obchodního cestujícího. Dále budou prezentovány i další výsledky dosaženĂŠ na problĂŠmech Capacitated Arc Routing Problem a Traveling Tournament Problem.
Jiří Kubalík získal titul Ing. a Ph.D. na FEL ĂVUT v letech 1994 a 2001. Jak diplomová tak i disertační práce byly z oblasti evolučních algoritmů. Biologicky inspirovanĂŠ optimalizační algoritmy zůstaly jeho hlavním výzkumným tĂŠmatem. Jiří je (spolu)autorem zhruba 30 časopiseckých a konferenčních příspĂŹvků z oblasti evolučních algoritmů. Slouží jako oponent pro nĂŹkolik mezinárodních odborných časopisů a působí v programových výborech konferencí jako např. GECCO a EvoStar.
TĂŠmatem prezentace budou systĂŠmy odolnĂŠ proti poruchám implementovanĂŠ na platformĂŹ SRAM FPGA využívající částečnĂŠ dynamickĂŠ rekonfigurace a obvodovĂŠ redundance pro zabezpečení funkce systĂŠmu i v přítomnosti poruch. Ăasto je snahou u tĂŹchto systĂŠmu dosáhnout schopnosti autonomní opravy stavu systĂŠmu. SystĂŠm je zabezpečen pomocí obvodovĂŠ redundance. V případĂŹ, že je v nĂŹkterĂŠ z kopií chránĂŹnĂŠho obvodu detekována porucha, je odpovídající část konfigurační pamĂŹti rekonfigurována za bĂŹhu a po dokončení rekonfigurace je nutnĂŠ stav opravenĂŠho obvodu synchronizovat se správnĂŹ fungujícími kopiemi chránĂŹnĂŠho obvodu. SoučasnĂŠ systĂŠmy odolnĂŠ proti poruchám mohou provádĂŹt složitĂŠ operace a komunikovat se svým okolím. Ăasto takĂŠ pracují v reálnĂŠm čase. Jedním z kritĂŠrií pro systĂŠm odolný proti poruchám může být tedy co nejkratší doba obnovy stavu systĂŠmu. V prezentaci budou zmínĂŹny nĂŹkterĂŠ techniky pro obnovu stavu systĂŠmu pomocí rekonfigurace FPGA spolu s novĂŹ vznikající metodikou pro synchronizaci stavu.
Prezentácia predstaví dve tĂŠmy týkajĂşce sa optimalizácie funkčnej verifikácie pomocou genetickĂŠho algoritmu. Prvá tĂŠma sa venuje optimalizácii regresných testov získaných z procesu funkčnej verifikácie. BudĂş predvedenĂŠ experimenty s aritmeticko-logickou jednotkou. Druhá tĂŠma sa venuje optimalizácii verifikácie riadenej pokrytím pre procesor typu RISC. BudĂş demonštrovanĂŠ najmä novĂŠ experimenty.
V současnĂŠ dobĂŹ je nasazováno mnoho systĂŠmů pro detekci bezpečnostních hrozeb v počítačových sítích, a již jde o systĂŠmy založenĂŠ na monitorování síÂovĂŠho povozu, analýze logů serverů či nasazování honeypotů. Tyto systĂŠmy jsou však obvykle provozovány samostatnĂŹ a jejich výsledky nejsou nijak porovnávány s ostatními. Cílem mĂŠho výzkumu je nalĂŠzt metody pro sbĂŹr, analýzu, agregaci a hledání vzájemných korelací v hlášeních z tĂŹchto systĂŠmů za Ăşčelem identifikace entit nejvíce ohrožujících bezpečnost na síti.
V prezentaci bude představen vznikající systĂŠm určený pro shromažïování informací z nejrůznĂŹjších detektorů a pro výpočet reputace jednotlivých IP adres. Bude vysvĂŹtleno, co by tato reputace mĂŹla vyjadřovat a jakĂŠ jsou možnosti jejího využití. Dále ukážu výsledky vybraných analýz týkajích se bezpečnostních problĂŠmů, např. se podíváme na dlouhodobý průbĂŹh počtu pokusů o zneužití zranitelnosti Heartbleed.
Ve svĂŠ prezentaci se vrátím zpĂŹt do lĂŠta 2014 a postupnĂŹ zrekapituluji celĂŠ období související s mojí podzimní stáží na University of Cambridge, včetnĂŹ období před odjezdem na stáž a období po návratu domů. KromĂŹ představení výzkumných Ăşkolů, kterým jsem se na Univeristy of Cambridge vĂŹnoval, bude část prezentace zamĂŹřena i na krátkĂŠ shrnutí potřebných příprav před odjezdem, zhodnocení přínosu stáže a informování o současných aktivitách, kterĂŠ na uskutečnĂŹnou stáž přímo navazují.
TĂŠmatem příspĂŹvku bude predikce dopravních veličin a dojezdových dob pomocí soft-computingových algoritmů. PříspĂŹvek bude především zamĂŹřen na hledání optimálního nastavení tĂŹchto metod pomocí multikriteriálních genetických algoritmů.
Metoda rozdĂŹl a panuj byla představena jako jeden z možných přístupů k řešení problĂŠmu škálovatelnosti v evolučním návrhu obvodů. Složitý obvod je rozdĂŹlen na moduly, kterĂŠ jsou vyvíjeny oddĂŹlenĂŹ. V tĂŠto prezentaci je evoluce neinteragujících modulů nahrazena koevolučním algoritmem. Fitness každĂŠho modulu pak závisí na tom, jak dobře spolupracuje s ostatními moduly - moduly se bĂŹhem evoluce adaptují, aby pracovaly společnĂŹ. V prezentaci bude uvedena případová studie evolučního návrhu pomocí kartĂŠzskĂŠho genetickĂŠho programování (CGP) v Ăşloze návrhu přepínanĂŠho filtru, který byl rozdĂŹlen na modul obrazovĂŠho filtru a modul detektoru šumu.
Neuroevolution is a powerful technique for training neural networks for tasks like reinforcement learning in which, because there are no output targets, gradient information for adapting the weights can be unreliable. This talk will introduce two methods for scaling up neuroevolution in order to move away from toy problems towards challenging high-dimensional continuous reinforcement learning problems: compressed network search that represents neural network weights indirectly as a set of frequency domain coefficients, which allow very large networks to be evolved by searching in low-dimensional coefficient space; and deep-convolutional pre-processors, that transform high-dimensional input to low-dimensional feature vectors that are sufficiently compact and can be used as an input for small recurrent neural network controller. The performance of the methods is demonstrated on controlling a race car to drive along a track using solely a high-dimensional visual input.
Jan Koutnik received his Ph.D. in computer science from the Czech Technical University at Prague in 2008. He works as machine learning researcher at The Swiss AI Lab IDSIA. His research is mainly focused on artificial neural networks, recurrent neural networks, evolutionary algorithms and deep-learning applied to reinforcement learning, control problems, image classification, handwriting and speech recognition.
Obvody FPGA sa využívajĂş v rĂ´znych oblastiach, ako napríklad vo výskume vesmíru, v automobilovom priemysle, v sieÂových technolĂłgiách. Tieto obvody v poslednej dobe ponĂşkajĂş možnos rekonfigurácie svojich vybraných častí, kým ostatnĂŠ časti môžu fungova bez prerušenia. Možnosti rekonfigurácie sĂş značne obmedzenĂŠ príslušnými komerčnými softvĂŠrovými nástrojmi pre podpory rekonfigurácie.
Na seminári budĂş prezentovanĂŠ niektorĂŠ vybranĂŠ skĂşsenosti s rekonfiguráciou obvodov FPGA od Xilinx od základov až po možnostiach použitia metĂłd reverznĂŠho inžinierstva na odhalenie nezdokumentovanĂŠho formátu konfiguračnĂŠho toku. Bude sĂşstredenĂŠ na FPGA Xilinx Zynq, ktorej programovatežná logika je kompatibilná s Artix-7, Kintex-7 a Virtex-7. PrezentovanĂŠ možnosti a prístupy sĂş však použitežnĂŠ aj pre inĂŠ FPGA od Xilinx, ako napríklad Virtex-5.
Táto práca je podporovaná projektom Excelentní mladí vĂŹdci na VUT v BrnĂŹ (CZ.1.07/2.3.00/30.0039).
MechanickĂŠ systĂŠmy jsou stále častĂŹji řízeny elektronickými řídicími jednotkami, na kterĂŠ jsou kladeny různĂŠ nároky z hlediska spolehlivosti. Velmi vysokĂŠ nároky jsou kladeny na řídicí elektroniku kritických systĂŠmů pracujících v prostředí s vyšší pravdĂŹpodobností výskytu poruchy, například vesmírnĂŠ systĂŠmy, automobilový průmysl a podobnĂŹ. Jednou z cest, jak zvýšit spolehlivost je navrhovat tyto systĂŠmy jako fault tolerant (FT), tedy systĂŠmy odolnĂŠ proti poruchám.
V prezentaci bude představena vznikající platforma pro ovĂŹřování kvality FT metodik a vlivu poruch na elektro-mechanický systĂŠm řízený pomocí FPGA. Jako experimentální aplikace je použita řídicí jednotka robota pro hledání cesty v bludišti. Bude představen základní koncept tĂŠto platformy, výsledky prvních experimentů bez aplikace FT metodik a následnĂŹ takĂŠ myšlenka rozšíření platformy o techniky funkční verifikace.
Proces generování testovacích stimulů se uplatňuje především ve funkční verifikaci, kde je zapotřebí ovĂŹřit správnost chování obvodu na obrovskĂŠm množství vstupů, kterĂŠ má odhalit nekorektní chování obvodu a tím chybu v jeho návrhu. Funkční verifikace zabírá přibližnĂŹ 70% procesu vývoje obvodu, proto jakĂŠkoliv zrychlení tohoto procesu je velmi žádoucí.
V tĂŠto prezentaci bude vysvĂŹtlen základní princip univerzálního generování testovacích stimulů, založenĂŠho na dvou modelech - model popisu problĂŠmu a constraint model. Dále bude ukázán příklad použití tohoto principu na generování programů pro procesor typu RISC a VLIW.
Kopule je prostředek statistickĂŠho zpracování
dat, umožňující u vícerozmĂŹrnĂŠho rozdĂŹlení pravdĂŹpodobnosti
oddĂŹlit výpočet marginálních rozdĂŹlení pravdĂŹpodobnosti od
určení struktury vzájemných závislostí. V prezentaci bude
stručnĂŹ vysvĂŹtlen pojem kopule, ukázány jejich důležitĂŠ
vlastnosti a představeny základní typy kopulí.
Migrace
modelů je jedním ze způsobů paralelizace výpočtu EDA. Její
podstatou je rozdĂŹlení celkovĂŠ populace na nĂŹkolik subpopulací,
mezi kterými dochází k občasnĂŠ interakci (posílání
pravdĂŹpodobnostního modelu). Tato modifikace zlepšuje konvergenci
výpočtu ve srovnání se sekvenční verzí.
Cartesian genetic programming (CGP) has been
successfully applied to a number of challenging problems. Recent
results showed that it can be used to design cryptography-relevant
Boolean functions. These functions have to be highly non-linear,
however, the non-linearity, if used as a fitness function, makes the
evolutionary algorithm computationally demanding. An innovative
approach to compute the non-linearity with respect to the scalability
of parallel implementation has been proposed and evaluated on the
Intel Xeon Phi Coprocessor.
Even though CGP has been known for
14 years, a lot of papers dealing with CGP modifications were
published in recent years (embedded CGP, self modifying CGP,
recurrent CGP, ...). In this presentation, the effect of a new
parameter-less mutation operator in CGP is evaluated in the task of
combinational circuits design. To speed up the evolutionary design of
complex circuits (e.g. multipliers), a new implementation of CGP with
2-output nodes is introduced.
V prezentaci představím projekt FastNet, jehož cílem je vytvořit knihovnu funkcí pro zpracování síÂovĂŠho provozu s možností transparentní akcelerace v FPGA. Akceleraci v FPGA bude možnĂŠ provádĂŹt dynamicky za bĂŹhu systĂŠmu zejm. na základĂŹ jeho zatížení. Cílovou platformou jsou rekonfigurovatelnĂŠ SoC obvody jako např. Xilinx Zynq a Altera SoCFPGA, kterĂŠ mají ĂşzkĂŠ propojení mezi procesory a FPGA.
The demo will show functionality and unique features
of FPGA design and hardware acceleration card with 100GE CFP2
interface (four 25Gb GTZ transceivers), Virtex-7 HT chip, QDR-IIIe
memories and PCI gen.3 x16 interface. The FPGA desing utilizes PCIe
bifurcation technology to join two PCIe gen.3 x8 endpoints to x16
PCIe slot. PCIe switch is not needed, which is unique and not
demonstrated yet. Moreover, fast DMA engine and optimized Linux
drivers were designed and implemented to achieve 100Gb data transfers
through PCIe bus with low CPU utilization (ring buffer, zero copy,
etc.). Network traffic can be distributed among multiple CPU cores
based on configurable hash functions. This means that the FPGA design
provides wire-speed packet capture to the host memory and can utilize
power of FPGA and CPU cores for various network monitoring
applications.
The demo will show how packets can be received at
100Gbps speed and captured to the host memory. Processing speed will
be demonstrated by counters and graphs showing generated, received
and captured (by SW) packets. We will also show load of CPU cores
during the packet capture for various packet lengths.
Na semináři bude vysvĂŹtleno, co na FIT rozumíme pod pojmem "teze dizertační práce", jak takovĂŠ teze sepsat a jak se připravit na státní doktorskou zkoušku. Po prezentaci očekáváme diskuzi tĂŹch, kteří se chystají teze sepsat, s tĂŹmi, kteří již teze obhájili, a s tĂŹmi, kteří teze recenzují.
Evolučný návrh digitálnych obvodov využíva bio-inšpirovanĂŠ
metĂłdy a algoritmy s ciežom nájs inovatívne riešenia. Obvody
FPGA sĂş populárnou platformou pre evolučný návrh, lebo (1)
umožnia vytvorenie kandidátnych riešení pomocou natívnej
rekonfigurácie (2) a ohodnotenie kandidátnych riešení je
rýchlejšie v FPGA ako v softvĂŠrových simulátoroch hardvĂŠru.
Bola
navrhnutá nová architektĂşra pre evolučný návrh na platforme
Xilinx Zynq. ArchitektĂşra je rekonfigurovaná na nižšej Ăşrovni,
ako to komerčnĂŠ nástroje od výrobcu podporujĂş. Nová
architektĂşra a spĂ´sob rekonfigurácie prinášajĂş značnĂŠ
zrýchlenie evolĂşcie.
Navrhnutá architektĂşra bola použitá v
novej Ăşlohe: na priebežnĂş syntĂŠzu hardvĂŠrových akcelerátorov
pre softvĂŠrovĂŠ moduly. Navrhnutá metĂłda má tie výhody v
porovnaní s predchádzajĂşcimi aplikáciami evolučnĂŠho návrhu, že
nie je potrebná oddelená fáza trĂŠnovania a správne (softvĂŠrovĂŠ)
riešenie je k dispozícií a môže by naĂŻalej použitĂŠ, ak
evolĂşcia by nebola Ăşspešná. Výhody v porovnaní s konvenčnými
metĂłdami, ako napríklad syntĂŠzou na vysokej Ăşrovni abstrakcie, sĂş
schopnos navrhova digitálne obvody priebežne v
rekonfigurovatežných vnorených systĂŠmoch, návrhy môžu byÂ
samočinne adaptívne a je možnĂŠ navrhnú kreatívne riešenia,
ktorĂŠ zvyčajne nie sĂş dostupnĂŠ v prípade použitia konvenčných
metĂłd.
Ăalej bol navrhnutý nový operátor mutácie, ktorý
zníži čas rekonfigurácie a tým zrýchli evolĂşciu. Mutácie sĂş
vykonanĂŠ na nižšej Ăşrovni abstrakcie ako predtým, čo rozšíri
problĂŠm možností, ale takisto môže umožni nájdenie
kvalitnejších riešení. Zníženie času rekonfigurácie je o
tožko dominantný nad väčšou množinou možností, že je možnĂŠ
nájs kvalitnejšie riešenia za ten istý čas, ako
predtým.
NavrhnutĂŠ metĂłdy boli vyhodnotenĂŠ na problĂŠme
návrhu obvodov pre filtrovanie obrazov. Experimentálne výsledky
demonštrujĂş výhody v porovnaní s predchádzajĂşcimi metĂłdami s
ohžadom na rýchlos evolĂşcie a kvalitu navrhnutých riešení.
Táto
práca je podporovaná projektom Excelentní mladí vĂŹdci na VUT v
BrnĂŹ (CZ.1.07/2.3.00/30.0039).
One of the most challenging problems encountered in hardware
design is functional verification of arithmetic circuits and data
paths. Boolean logic techniques based on binary decision diagrams
(BDDs) and satisfiability (SAT) solvers, cannot handle complex
arithmetic designs as they require ``bit-blasting'', flattening of
the design into bit-level netlists. Approaches that rely on computer
algebra and Satisfiability Modulo Theories (SMT) methods are either
too abstract to handle the bit-level nature of arithmetic designs or
require solving computationally expensive decision problems.
Similarly, theorem provers require a significant human interaction
and intimate knowledge of the design to guide the proof process.
This talk presents an algebraic approach to functional
verification of integer arithmetic circuits, using an original
Network Flow approach. The circuit is modeled as a bit-level network
composed of adders and logic gates and the computation performed by
the circuit is viewed as a flow of binary data through the network.
Functional correctness of an arithmetic circuit is solved by
transforming the symbolic expressions representing the flow at the
circuit inputs into a polynomial expression at the primary outputs,
and checking if the resulting expression matches the binary encoding
at the primary outputs. Experimental results show application of the
method to certain classes of large arithmetic circuits.
Most implementations of Cartesian genetic programming (CGP) which can be found in the literature are sequential. However, solving complex design problems by means of genetic programming requires parallel implementation of both the search algorithm and the fitness function. Therefore we deal with the design of a highly optimized implementation of CGP with a great scalability. Several sequential implementations of CGP have been analyzed and the effect of various additional optimizations has been investigated. Furthermore, the parallelism at the instruction, data, thread and process level has been applied in order to take advantage of modern processor architectures and computer clusters. The performance has been evaluated in the task of evolutionary circuit design and bent Boolean function synthesis.
Current high-speed network monitoring systems focus more and more on the data from the application layers. Flow data is usually enriched by the information from HTTP, DNS and other protocols. The increasing speed of the network links, together with the time consuming application protocol parsing, require a new way of hardware acceleration. Therefore we propose a new concept of hardware acceleration for flexible flow-based application level monitoring which we call Software Defined Monitoring (SDM). The concept relies on smart monitoring tasks implemented in the software in conjunction with a configurable hardware accelerator. The hardware accelerator is an application-specific processor tailored to stateful flow processing. The monitoring tasks reside in the software and can easily control the level of detail retained by the hardware for each flow. This way the measurement of bulk/uninteresting traffic is offloaded to the hardware while the advanced monitoring over the interesting traffic is performed in the software. The proposed concept allows one to create flexible monitoring systems capable of deep packet inspection at high throughput. Our pilot implementation in FPGA is able to perform a 100Gb/s flow traffic measurement augmented by a selected application-level protocol parsing.
Kopule je prostředek statistickĂŠho zpracování
dat, umožňující u vícerozmĂŹrnĂŠho rozdĂŹlení pravdĂŹpodobnosti
oddĂŹlit výpočet marginálních rozdĂŹlení pravdĂŹpodobnosti od
určení struktury vzájemných závislostí.
V prezentaci bude
stručnĂŹ vysvĂŹtlen pojem kopule, ukázány jejich důležitĂŠ
vlastnosti a představeny základní typy kopulí. Na příkladu
dvojrozmĂŹrnĂŠ Gaussovy kopule bude ukázán postup vzorkování
náhodnĂŠho vektoru z kopulační funkce a ukázáno použití v
pravdĂŹpodobnostních evolučních algoritmech.
Prezentace je chápána jako přehledovĂŠ uvedení do oblasti. KromĂŹ klíčových tĂŠmat a problĂŠmů budou v prezentaci představeny základní typy RT systĂŠmů, dále pak principy realizace RT systĂŠmů prostředky operačních systĂŠmů (OS) určených pro práci v reálnĂŠm čase (RTOS). Mj. bude zdůraznĂŹn rozdíl mezi RT zpracováním a zpracováním za bĂŹhu, mezi RT systĂŠmy spouštĂŹnými časem a událostmi, mezi konvenčními OS a RTOS a bude zůraznĂŹna klíčovost role plánovače a mechanismu přiřazování priorit. Na závĂŹr prezentace se, v souvislosti s RT systĂŠmy, pokusím přehledovĂŹ shrnout vybraná vĂŹdeckovýzkumná tĂŠmata realizovaná na ĂPSY v letech 2011+ a představit výbĂŹr nĂŹkolika, z pohledu publikovatelnosti i praktickĂŠ použitelnosti, zajímavých problĂŠmů k budoucímu řešení.
Zavedení počítačových technologií na finanční trhy s sebou přineslo novĂŠ způsoby obchodování a vydĂŹlávání penĂŹz. Rozvíjí se zejmĂŠna algoritmickĂŠ obchodování, kterĂŠ vyžaduje snižování latence systĂŠmů pro elektronickĂŠ obchodování. ĂistĂŹ softwarová řešení dosáhla v tĂŠto oblasti svých technologických limitů a je tedy nutnĂŠ nĂŹkterĂŠ časovĂŹ kritickĂŠ operace akcelerovat v hardware pomocí FPGA. Prezentace se bude zabývat současným stavem poznání v oblasti akcelerace systĂŠmů pro obchodování na burze. Dále budou diskutovány slabĂŠ stránky současných řešení a bude představena nová hardwarová architektura s kukaččím hašováním, která na základĂŹ zpráv přicházejících z burzy udržuje aktuální knihu s nejlepšími cenami.
Neustály rozvoj počítačových sietí a Internetu
kladie stále novĂŠ a prísnejšie požiadavky na ich správu.
Množstvo služieb sa stáva stále viac závislých na ich
dostupnosti užívatežom. InternetovĂŠ Ăştoky sa tiež neustále
rozvíjajĂş, a to kvalitatívne aj kvantitatívne. RastĂşca tendencia
Ăştokov neobišla ani službu DNS, ktorej popularita použitia na
škodlivĂŠ Ăşčely stĂşpa. Práca sa sĂşstreĂŻuje na využitie
výsledkov detekcie z dát rĂ´zneho typu, ktorĂŠ môžu navyše
pochádza z rĂ´znych zdrojov. Hlavnými kritĂŠriami práce je
zlepšenie presnosti a rýchlosti detekcie.
Prezentácia sa bude
zaobera zvyšujĂşcou sa potrebou riešenia neustále stĂşpajĂşceho
počtu bezpečnostných incidentov a výskytu anomálií so zneužitím
DNS. Následne bude definovaný ciež mojej dizertačnej práce.
Prezentácia bude pokračova prehžadom mojej doterajšej činnosti
a vymedzením časovĂŠho plánu pre ĂŻalšie kroky k dosiahnutiu
cieža práce.
S rozvojem datových center, nárůstem přenosu
multimediálních dat a přesouváním aplikací do cloudu dochází
k postupnĂŠmu zvyšování kapacity páteřních linek a začíná se
postupnĂŹ nasazovat technologie 100 Gb Ethernetu. VysokĂŠ přenosovĂŠ
rychlosti ale kladou značnĂŠ nároky na rychlost zpracování. Pro
přesnĂŠ mĂŹření je nutnĂŠ na 100Gb lince zpracovat každý paket
do 5ns. Navíc řada problĂŠmů a bezpečnostních incidentů je dnes
na aplikační Ăşrovni, což vyžaduje hloubkovou analýzu paketů
(DPI - Deep Packet Inspection) a vede k dalšímu nárůstu požadavků
na výpočetní výkon.
V rámci prezentace bude představena
jedna z prvních 100 Gb akceleračních karet postavená na
technologii Virtex-7 HT s 25 Gb sĂŠriovými kanály. Bude ukázáno
nĂŹkolik případu použití karty v prostředí páteřní sítĂŹ a
datovÊho centra a k nim navrženÊ a vyvinutÊ algoritmy a
hardwarovĂŠ architektury zajišÂující zpracování na rychlosti
100 Gb. Na závĂŹr bude představen koncept SoftwarovĂŹ DefinovanĂŠho
Monitorování (SDM), který umožňuje efektivnĂŹ řešit hloubkovou
analýzu paketů i pro takto vysokĂŠ rychlosti síÂových linek.
KybernetickĂŠ Ăştoky v počítačovĂŠ síti neustále
rostou co do počtu i rozmanitosti. Dáme-li do souvislosti
nepřátelskĂŠ síÂovĂŠ prostředí s dalšími trendy jako jsou
migrace služeb do sítĂŹ (cloudovĂŠ služby), připojování
čehokoliv do sítĂŹ (Internet of Things), vzniká vysokĂŠ riziko
kybernetických hrozeb a jejich závažných následků. JednotlivĂŠ
subjekty (poskytovatelĂŠ připojení, instituce, domácnosti) často
nemají dostatečnĂŠ finanční, technickĂŠ a personální prostředky
pro systematickĂŠ řešení síÂovĂŠ bezpečnosti. Z bezpečnostního
a z ekonomickĂŠho pohledu je nutnĂŠ přejít na poskytování
bezpečnosti formou služby, která dovolí centralizovanĂŹ řešit
síÂovou bezpečnost na daleko vyšší technologickĂŠ a znalostní
Ăşrovni.
Prezentace se bude zabývat určením smĂŹrů výzkumů
a inovací v nĂŹkolika ortogonálních oblastech síÂovĂŠ
bezpečnosti. Především se jedná o aplikačnĂŹ specifickĂŠ Ăştoky,
rychlĂŠ zpracování velkĂŠho množství dat, online detekce Ăştoků,
korelace výsledků a rychlá obrana. Pouze kombinací tĂŹchto smĂŹrů
bude možnĂŠ vybudovat komplexní a přesnou službu pro síÂovou
bezpečnost pro horizont 2020.
V rámci semináře budou představeny dvĂŹ techniky efektivní reprezentace přechodových funkcí pro evoluční návrh celulárních automatů. Zatímco první technika je založena na využití instrukcí popisujících algoritmus přechodovĂŠ funkce (tj. funkce jednoznačnĂŹ definující chování celulárního automatu), v druhĂŠm přístupu je přechodová funkce reprezentována sadou tzv. podmínĂŹnĂŹ aplikovaných pravidel. Součástí prezentace budou výsledky experimentů evolučního návrhu dvojrozmĂŹrných uniformích celulárních automatů realizujících replikaci netriviálních struktur a výpočty aritmetických operací. Na závĂŹr budou shrnuty přednosti a nevýhody navržených technik a nastínĂŹny možnosti dalšího výzkumu.
Genom v jednĂŠ z možných definic je chemicky kĂłdovaná množina instrukcí, kterými se řídí život bunĂŹk a celých organismů v období jejich života. Genomy si živĂŠ systĂŠmy odevzdávají s pokolení na pokolení formou obyčejných dceřiných bunĂŹk, popřípadĂŹ specializovanými spĂłrami nebo pohlavními buňkami. Genomy dnes známých organizmů prošli a stále procházejí různĂŹ rychlými a vzájemnĂŹ se doplňujícími zmĂŹnami, způsobenými přirozeným výbĂŹrem v populaci, jakož i existencí mechanismů, kterĂŠ zvyšují dynamiku zmĂŹn jako reakci na prostředí. KromĂŹ bodových mutací a celogenomovĂŠ rekombinace se jedná například o chyby v kopírování tandemových repetic, aktivitu transpozonů - mobilní DNA, epigenetickĂŠ (mimo sekvenci DNA) zmĂŹny a přítomnost či absence pohlavní reprodukce. Poskytnu přehled dnes známých genetických a bunĂŹčných mechanismů, kterĂŠ zaručují, že živá buňka dokáže optimalizovat svou funkci, přežít a fungovat ve velkĂŠm rozsahu parametrů prostředí.
Genom v jednĂŠ z možných definic je chemicky kĂłdovaná množina instrukcí, kterými se řídí život bunĂŹk a celých organismů v období jejich života. Genomy si živĂŠ systĂŠmy odevzdávají s pokolení na pokolení formou obyčejných dceřiných bunĂŹk, popřípadĂŹ specializovanými spĂłrami nebo pohlavními buňkami. Genomy dnes známých organizmů prošli a stále procházejí různĂŹ rychlými a vzájemnĂŹ se doplňujícími zmĂŹnami, způsobenými přirozeným výbĂŹrem v populaci, jakož i existencí mechanismů, kterĂŠ zvyšují dynamiku zmĂŹn jako reakci na prostředí. KromĂŹ bodových mutací a celogenomovĂŠ rekombinace se jedná například o chyby v kopírování tandemových repetic, aktivitu transpozonů - mobilní DNA, epigenetickĂŠ (mimo sekvenci DNA) zmĂŹny a přítomnost či absence pohlavní reprodukce. Poskytnu přehled dnes známých genetických a bunĂŹčných mechanismů, kterĂŠ zaručují, že živá buňka dokáže optimalizovat svou funkci, přežít a fungovat ve velkĂŠm rozsahu parametrů prostředí.
Ăčelom funkčnej verifikácie je overovanie korektnosti hardwarových systĂŠmov vzhžadom na danĂş špecifikáciu. V sĂşčasnosti tvorí funkčná verifikácia jednu z najvýznamnejších etáp pri vývoji hardware, ale stále je tu priestor pre optimalizáciu. Jednou z týchto optimalizácií je automatickĂŠ dosiahnutie dostatočne vysokĂŠho pokrytia kžúčových vlastností verifikovanĂŠho systĂŠmu prostredníctvom generovaných vstupov. V prezentácii bude predstavená jedna z techník, ako toho dosiahnuÂ, a to pomocou genetickĂŠho algoritmu.
CĂŠvní mozková příhoda (CMP) je náhle se
rozvíjející postižení určitĂŠho okrsku mozkovĂŠ tkánĂŹ vzniklĂŠ
poruchou jejího prokrvení. Jedná se o akutní stav, vyžadující
neodkladnou lĂŠkařkou pĂŠčí, který nezřídka končí vážnými
trvalými následky či smrtí. Jednou z častých příčin CMP je
ruptura aneurysma vedoucí k nitrolebečnímu krvácení končící
smrtí až v 90% případů. Ăčinnou technikou ošetření
aneurismatu je zavedení stentu a vyztužení stĂŹny poškozenĂŠ
cĂŠvy.
Mezí hlavní problĂŠmy současnĂŠ intrakraniální
angioplastiky je určení míry rizika prasknutí danĂŠho aneurismatu
a nalĂŠhavosti jeho ošetření. Za tímto Ăşčelem vznikl simulační
kĂłd HemeLB, který pomocí numerickĂŠ simulace proudĂŹní krve
cĂŠvním systĂŠmem mozku dokáže určit míru rizika prasknutí.
V
rámci semináře bych rád představil simulační kĂłd HemeLB, jenž
je vyvíjen v Centre for Computational Science, University College
London, kde jsem byl na šesti-mĂŹsíčním post-doc. HemeLB je
vysoce paralelní kĂłd pro simulaci dynamiky kapalin (CFD), jenž se
zamĂŹřuje na řídkĂŠ domĂŠny (cĂŠvní systĂŠm v mozku). Pro
simulaci se využívá metoda Lattice-Boltzman, což je v podstatĂŹ
jednoduchý celulární automat. Díky tomu dokáže HemeLB efektivnĂŹ
využívat až 32.000 výpočetních jader. Abychom však byli
schopni simulovat činnost celĂŠho neurovaskulárního systĂŠmu v
rámci nĂŹkolika srdečních tepů v klinicky relevantních časech
(mĂŠnĂŹ než 1h), je nutnĂŠ dosáhnout škálovatelnosti na zhruba 1
milion výpočetních jader.
V rámci pobytu v CCS jsem vĂŹnoval
dvĂŹma oblastem: (1) Efektivnímu využití SIMD jednotek moderních
procesorů (SSE, AVX), (2) RovnomĂŹrnĂŠmu rozložením výpočetní a
komunikační zátϞe mezi jednotlivá výpočetní jádra. V rámci
semináře budou představeny výsledky dosaženĂŠ v obou tĂŹchto
oblastech, zmĂŹřenĂŠ na superpočítači HECToR v EPCC Edinburgh, a
zaslanĂŠ na konferenci EASC.
V prezentaci bude uveden aktuální stav řešení disertační práce na tĂŠma "Návrh a optimalizace obrazových klasifikátorů". Práce řeší problematiku automatickĂŠ syntĂŠzy AdaBoost klasifikátoru pro FPGA technologii.
Parametry generovaných klasifikátorů jsou nastaveny tak, aby výsledný klasifikátor splňoval požadavky na kvalitu klasifikace a současnĂŹ spotřebovával co nejmenší množství zdrojů. Jsou tak vytvářeny velmi malĂŠ a velmi rychlĂŠ klasifikátory, kterĂŠ budou sloužit jako pre-processingovĂŠ jednotky pro AdaBoost klasifikátory. V prezentaci bude blíže představena část práce, která se zabývá energetickou náročností řešení AdaBoost klasifikátoru s pre-procesingovými jednotkami ve srovnání s klasickým přístupem. V závĂŹru práce budou prezentovány aktivity spojenĂŠ s doktorským studiem.
Evoluční návrh pomocí kartĂŠzskĂŠho genetickĂŠho programování (CGP) je obvykle výpočetnĂŹ velmi náročnou metodou, při níž je typicky nejnáročnĂŹjší proces výpočtu fitness. Dříve byla představena koevoluce podmnožin trĂŠnovacích vektorů v CGP jako metoda, pomocí níž lze dosáhnout snížení náročnosti a frekvence výpočtu fitness. V tĂŠto prezentaci bude představena koevoluční technika výbĂŹru trĂŠnovacích vektorů pro evoluční návrh pomocí CGP v závislosti na schopnosti adaptace fitness v populaci kartĂŠzských programů.
V příspĂŹvku bude prezentován současný stav řešení disertační práce na tĂŠma automatickĂŠ detekce nežádoucího síÂovĂŠho provozu. Nejdříve bude stručnĂŹ shrnuta problematika analýzy síÂovĂŠho provozu. PotĂŠ bude představena aktuálnĂŹ řešená oblast korelace a agregace výsledků z různých detektorů a udržování reputace jednotlivých IP adres. Na závĂŹr budou představeny plány dalšího smĂŹřování disertační práce.
V příspĂŹvku bude prezentována metodika pro návrh sytĂŠmů odolných proti poruchám (FT) v FPGA do omezenĂŠho implementačního prostoru, která bere v Ăşvahu výskyt přechodných i trvalých poruch. Využívá přitom částečnou dynamickou rekonfiguraci, kterou je možnĂŠ za bĂŹhu opravit část FPGA s přechodnou poruchou a v případĂŹ trvalĂŠ poruchy zmĂŹnit typ použitĂŠho FT systĂŠmu na takový, který bude mĂŠnĂŹ náročný na zdroje a nebude využívat část FPGA s poruchou. Metodika ja založena na použití předkompilovaných konfigurací FPGA, kterĂŠ jsou uloženy v externí pamĂŹti. Pro redukci jejich počtu je využita metoda relokace konfigurační posloupnosti. V závĂŹru bude prezentováno shrnutí aktivit spojených s doktorským studiem.
PříspĂŹvek stručnĂŹ představí architekturu NFA-Split a uvede optimalizace tĂŠto architektury. Bude představeno snížení časovĂŠ složitosti konstrukce architektury NFA-Split, snížení počtu spotřebovaných pamĂŹtí BRAM a optimalizace umístĂŹní částí NKA v deterministických částech. Na závĂŹr bude představeno další smĂŹřování práce.
Prezentace bude přibližovat současný stav řešení disertační práce zamĂŹřenĂŠ na využití obvodů FPGA v oblasti smĂŹrování v páteřních sítích. Krátce budou shrnuty výsledky práce na optimalizaci pamĂŹÂovĂŠ náročnosti operace vyhledání nejdelšího shodnĂŠho prefixu. Dále pak bude představena aktuálnĂŹ řešená oblast sledování dynamických vlastností smĂŹrovacích tabulek páteřních smĂŹrovačů. ZávĂŹr prezentace bude vĂŹnován shrnutí aktivit spojených s doktorským studiem.
Evolučný návrh využíva bio-inšpirovanĂŠ metĂłdy s ciežom nájs inovatívne riešenia (digitálne obvody). Obvody FPGA je možno považova za najpopulárnejšiu a najĂşspešnejšiu platformu pre evolučný návrh. Aktuálny výskum v oblasti zahrňuje použitie virtuálnej a natívnej rekonfigurácie. Oba tieto prístupy majĂş svoje nevýhody. Prístup založený na virtuálnej rekonfigurácii sa vyznačuje pomalším vyhodnotením kandidátnych obvodov a natívna rekonfigurácia je pomalšia.
Na seminári bude predstavená nová hybridná metĂłda, ktorá spojí výhody a limituje nevýhody virtuálnej a natívnej rekonfigurácie. Hlavným prínosom práce je nová architektĂşra pre evolučný hardvĂŠr na novej platforme Xilinx Zynq, ktorá je rekonfigurovaná na jemnejšej Ăşrovni, ako to komerčnĂŠ nástroje od výrobcu podporujĂş. Nová architektĂşra a spĂ´sob rekonfigurácie prinášajĂş okrem zníženia plochy aj značnĂŠ zrýchlenie (rekonfigurácie a vyhodnotenia kandidátnych obvodov). Navrhnutá architektĂşra je vyhodnotená na problĂŠme návrhu obvodov pre filtrovanie obrazov. Experimentálne výsledky demonštrujĂş lepšiu kvalitu v porovnaní s predchádzajĂşcimi metĂłdami s ohžadom na rýchlos evolĂşcie, vežkos plochy na čipe a flexibilitu.
Na základe týchto posledných výsledkov bola uskutočnená spolupráca s výskumným týmom z CEI UPM (Madrid, Španielsko). V rámci spolupráce a dvojmesačnej stáže v Madride (za podpory projektu CZ.1.07/2.3.00/30.0039 - Excelentní mladí vĂŹdci na VUT v BrnĂŹ) vznikol nový digitálny systĂŠm na platforme Xilinx Virtex-5 pre evolučný návrh. Bola vyvinutá nová základná jednotka spracovania a hardvĂŠrový návrh pre rýchlu rekonfiguráciu týchto jednotiek. Rýchla rekonfigurácia je umožnená generovaním konfiguračnĂŠho reÂazca v obvode FPGA, a to rýchlejšie, ako komerčnĂŠ návrhárske nástroje umožnia na výkonných osobných počítačoch. Navrhnutá nová metĂłda ĂŻalej zlepšuje rýchlos evolĂşcie, znižuje plochu na čipe a zvyšuje flexibilitu systĂŠmov pre evolučný návrh.
Výuka technických či hardwarovĂŹ zamĂŹřených
předmĂŹtů má na FIT VUT v BrnĂŹ dlouholetou tradici. Díky tomu,
že v minulosti byla do výuky nasazena platforma FITkit, získali
studenti možnost využít teoretickĂŠ poznatky a prakticky si
vyzkoušet implementaci nejen softwarových, ale taktʞ
hardwarových projektů či dokonce komplexnĂŹjších vestavĂŹných
systĂŠmů. Takto si mohou do svĂŠho budoucího profesního života
odnĂŠst neocenitelnĂŠ zkušenosti.
I když v průbĂŹhu času
došlo k nĂŹkolika drobným modifikacím, tak z dnešního pohledu je
zejmĂŠna použitá součástková základna poplatná dobĂŹ vzniku
platformy FITkit a v mnohĂŠm již neodpovídá aktuálním potřebám
či trendům. Z tĂŹchto důvodů bylo v rámci ESF projektu
"VzdĂŹlávání v IT pro praxi" přistoupeno k vývoji novĂŠ
generace pod kĂłdovým označením Minerva. Obsahem prezentace bude
tedy nástin vývoje a technickĂŠho řešení výukovĂŠ a
experimentální platformy Minerva, za jejíž realizací stojí tým
z ĂPSY.
V prezentaci bude představena uSonda vyvíjená skupinou z ĂPSY na projektu "Moderní prostředky pro boj s kybernetickou kriminalitou na Internetu novĂŠ generace". uSonda slouží pro nasazení zákonnĂŠho odposlechu síÂovĂŠho provozu u menších poskytovatelů internetovĂŠho připojení (ISP) nebo přímo do infrastruktury mezi ISP a koncovĂŠho uživatele sítĂŹ. Na prezentaci bude popsán vývoj uSondy od prvotních plánu až po výslední prototyp.
TĂŠmatem příspĂŹvku bude predikce intenzity dopravy, obsazenosti vozovky a průmĂŹrnĂŠ rychlosti vozidel. Tyto veličiny je možnĂŠ ĂşspĂŹšnĂŹ predikovat pomocí algoritmů strojovĂŠho učení, jako jsou neuronovĂŠ sítĂŹ, nebo support vector regression. PříspĂŹvek bude především zamĂŹřen na hledání optimálního nastavení tohoto druhu algoritmů pomocí multikriteriálního genetickĂŠho algoritmu.
V prezentaci bude ukázáno využití kd-tree a octree pro kompresi shlukových dat a odhalena pravdĂŹpodobná příčina nízkĂŠ efektivity komprese. NáslednĂŹ bude pro ilustraci právĂŹ na quadtree ukázán jeden z možných a nových způsobů, jak tuto otázku řešit, by vlastní realizace se zatím vyznačuje vysokou režií zpracování.
V prezentaci budou popsána rozšíření systĂŠmu pro soubϞnou evoluci HW a SW aplikačnĂŹ specifických mikroprogramových architektur. NejvýznamnĂŹjší rozšíření umožňuje oproti předchozí verzi systĂŠmu vytvářet v HW části pomocí propojení dostupných modulů různĂŠ topologie. Dalším rozšířením je nový typ vstupního modulu, díky nĂŹmuž lze vstupy zpracovávat v libovolnĂŠm počtu samostatných datových toků. Tato dvĂŹ rozšíření dovolují evoluční návrh takových řešení, která v předchozí verzi systĂŠmu nebyla realizovatelná. Na závĂŹr prezentace budou představeny výsledky experimentů, na nichž bude prakticky předveden přínos zmínĂŹných rozšíření.
V prezentaci budou shrnuty výsledky hodnocení vĂŹdy a výzkumu, kterých FIT dosáhla v předchozích letech. Bude stručnĂŹ představena nová metodika pro hodnocení vĂŹdy a výzkumu, která byla schválena pro ĂR. Tato prezentace již byla přednesena na výjezdním zasedání fakulty.
We present EvoCaches, a novel approach for implementing application-specific caches. The key innovation of EvoCaches is to make the function that maps memory addresses from the CPU address space to cache indices programmable. We support arbitrary, Boolean mapping functions that are implemented within a small reconfigurable logic fabric. For finding suitable cache mapping functions we rely on techniques from the evolvable hardware domain and utilize an evolutionary optimization procedure. We evaluate the use of EvoCaches in an embedded processor for two specific applications (JPEG and BZIP2 compression) with respect to execution time, cache miss rate and energy consumption. We show that the evolvable hardware approach for optimizing the cache functions not only significantly improves the cache performance for the training data used during optimization, but that the evolved mapping functions generalize very well. Compared to conventional cache architecture, EvoCaches applied to test data achieves a reduction in execution time of up to 14.31% for JPEG (10.98% for BZIP2), and in energy consumption by 16.43% for JPEG (10.70% for BZIP2). We conclude our presentation by outlining the challenges of the EvoCaches concept and presenting our current effort on implementing EvoCaches using a SPARC v8 based Leon 3 soft-core CPU.
The goal of computational systems biology is to develop models that can predict and explain unknown facts about the dynamics of biological systems, especially, non-trivial behaviour emerging from the interplay among the enormous number of individual biochemical components. The models are based on known first principles, wet-lab measurements, and existing hypotheses available in literature. A lot of information remains unknown, e.g., quantitative parameters such as rates of individual biochemical events. All the known or expected biological facts can be formalized in temporal logics. Model checking techniques known from formal verification can be then used to explore models with respect to a given set of temporal properties (dynamical constraints). The space of uncertainty in models can be then restricted by means of these constraints. This gives the modellers a powerful alternative to traditional parameter fitting methods. In this talk, an overview of applications of model checking to biological models will be given.
4.10.2013: Adam Crha, Ondřej Ăekan,
Radek Hrbáček, Martin Hyrš
11.10.2013: Lukáš Kekely, Jakub
Podivínský, František Sedlář
18.10.2013: Jan Viktorin,
Martin Zamba, Drahoslav Záň, Radek Tesař
Samočinná oprava vnorených pamätí sa používa na zvýšenie výÂažnosti výroby systĂŠmov na čipe, kde sĂş v sĂşčasnosti pamäte dominantným prvkom. Oprava je založená na zmene adresovania poruchových miest v pamätiach, namiesto nich sĂş adresovanĂŠ záložnĂŠ miesta, a to na Ăşrovni celých riadkov, stĂĽpcov alebo ich častí (blokov). Efektívne pridelenie záloh pri použití oboch typov záloh predstavuje NP Ăşplný problĂŠm a riešia ho algoritmy opravy. V prezentácii sa budem venova stručnĂŠmu prehžadu známych algoritmov opravy a porovnaniu ich vlastností a predstavím návrh novĂŠho algoritmu a dosiahnutĂŠ simulačnĂŠ výsledky.
The goal of hyper-heuristics is to automate the design of heuristic methods used to solve hard optimization problems. Hyper-heuristics operate on the search space of heuristics, seeking for innovative search methods for a given optimization task. In this talk, we propose a Grammatical Evolution approach to the automatic design of Ant Colony Optimization algorithms. The grammar adopted by this framework has the ability to guide the learning of novel architectures, by rearranging components regularly found on human designed variants. Results obtained with the Traveling Salesperson Problem show that the evolved strategies are effective, exhibit a good generalization capability, and are competitive with human designed variants.
26.4. Kajan, Košař, Kadlček, Dvořák,
Tobola
3.5.: Korček, Slaný, Ĺ˝aloudek, Petrlík,
Minařík
10.5.: Bartoš P., Šimková, Mičulka, Straka,
Szurman
17.5.: Šimek, Tříska, Kaštil, Kaštovský, Kováčik
24.5.: Šikulová, Ĺ˝ádník, Bartoš V., Mikušek, Matoušek
Prezentace představuje novĂŠ výsledky v oblasti AdaBoost klasifikátorů. Jsou v ní přestaveny novĂŠ výsledky z oblasti návrhu nových tvarů příznaků pro LBP klasifikátory pomocí evolučních technik. Druhá část prezentace se zamĂŹřuje na automatickou syntĂŠzu klasifikátoru do FPGA a popisuje nejvýznamĂŹjší prvky tĂŠto architektury. Architektura je zamĂŹřena na pre-processingovou jednotku, která je velmi rychlá a současnĂŹ energeticky Ăşsporná.
V příspĂŹvku bude prezentována metodika pro návrh sytĂŠmů odolných proti poruchám (FT) v FPGA do omezenĂŠho implementačního prostoru, která bere v Ăşvahu výskyt přechodných i trvalých poruch. Využívá přitom částečnou dynamickou rekonfiguraci, kterou je možnĂŠ za bĂŹhu opravit část FPGA s přechodnou poruchou a v případĂŹ trvalĂŠ poruchy zmĂŹnit typ použitĂŠho FT systĂŠmu na takový, který bude mĂŠnĂŹ náročný na zdroje a nebude využívat část FPGA s poruchou. Metodika ja založena na použití předkompilovaných konfigurací FPGA, kterĂŠ jsou uloženy v externí pamĂŹti.
Prezentácia bude zameraná na popis základných postupov pri verifikácii číslicových systĂŠmov a predstaví novĂŠ techniky akcelerácie a optimalizácie tohto procesu. Zároveň bude predstavený aj ciež dizertačnej práce, ktorým je tvorba komplexnĂŠho modelu pokrytia vo funkčnej verifikácii, ktorý bude znovupoužitežný pri testovaní systĂŠmu na nižších Ăşrovniach abstrakcie a pri testovaní a lokalizácii porĂşch pochádzajĂşcich z jeho externĂŠho prostredia. SĂşčasÂou prezentácie bude aj zhrnutie doterajšej práce.
KartĂŠzskĂŠ genetickĂŠ programování se používá v mnoha aplikačních domĂŠnách, jakou je například evoluční návrh obrazových filtrů. Evoluční návrh je obvykle výpočetnĂŹ velmi náročnou metodou, při níž je typicky nejnáročnĂŹjší proces výpočtu fitness. V tĂŠto prezentaci bude představena koevoluce podmnožin trĂŠnovacích dat v kartĂŠzskĂŠm genetickĂŠm programování (CGP) jako metoda, pomocí níž lze dosáhnout snížení náročnosti a frekvence výpočtu fitness.
V rámci semináře bych rád shrnul svůj dvouletý pobyt na AustralskĂŠ Národní UniverzitĂŹ (ANU), kde jsem se zabýval akcelerací a paralelizací simulace šíření ultrazvuku v mĂŹkkých tkáních na různých systĂŠmech počínaje bϞným desktopy, NUMA servery, přes grafickĂŠ karty až k superpočítačovým svazkům. Prezentace je zamĂŹřena především na problĂŠmy a Ăşskalí při implementaci a testovaní vysoce výkonných kĂłdů a interpretaci a validaci výsledků, jenž simulace poskytuje. V závĂŹru shrnu svoje dojmy a zážitky z dvou let pobytu "down under".
Prezentace bude zamĂŹřena na Ăşlohou vyhledání nejdelšího shodnĂŠho prefixu v kontextu smĂŹrování v počítačových sítích. V první části budou představeny základní i pokročilĂŠ přístupy k řešení tĂŠto Ăşlohy včetnĂŹ paralelních zřetĂŹzených architektur pro rekonfigurovatelnĂŠ obvody. Ve druhĂŠ části představím výsledky svĂŠ dosavadní práce v tĂŠto oblasti a nastíním budoucí plány v rámci disertační práce.
SoftcomputingovĂŠ modely, jako jsou například neuronovĂŠ sítĂŹ, support vector regression a evoluční algoritmy lze využít k predikci různých dopravních jevů. PříspĂŹvek se zabývá predikcí počtu projetých vozidel, průmĂŹrnĂŠ rychlosti, obsazenosti vozovky v určitĂŠm cestnĂŠm Ăşseku a predikci dojezdových dob. Výsledky jednotlivých metod jsou porovnány s využitím dat z reálnĂŠho provozu. Dále budou představeny cíle disertační práce.
Asynchronous circuits prove to be more advantageous as compared to syn- chronous ones in, (a) they are more power ecient since they are activity driven, (b) they are less susceptible to eletromagnetic interference (EMI), and (c) they are (usually) immune to delay variations that might a ect the synchronous de- signs. On the other hand, apart from their high area overhead, they are said to be more vulnerable to transient faults: Since they always operate on (closed loop) handshaking, faulty transitions, at times, can easily lead to early comple- tion of the handshakes leading to the corruption of data, metastable behavior, and sometimes may even lead to deadlocks. Considering the continuous rise in soft error rate (SER) with the advancement of technology, we look into the design of transient fault tolerant (FT) asynchronous circuits: We explore the most widely adopted 4-phase bundled handshake protocol, and a simple proto- type of Networks-on-Chip (NoCs) makes our case study, since the latter have literally become the de facto standard for communication in complex Systems- on-Chip (SoC) architectures. Furthermore, the same application allows us to explore the possible failure scenarios (and subsequently address them) for as many asynchronous components as possible, since they cover a wide range of them, from simple asynchronous FIFOs to complex non-deterministic arbitra- tion circuits. Here we will discuss the design of asynchronous NoC, FT on-chip communication channels, and FT muller-pipelines, which make the control path for asynchronous FIFOs.
V prezentaci budou představeny mĂŠ dosavadní výsledky v oblasti metod pro analýzu síÂovĂŠho provozu a detekci anomálií. Dále bude uveden další plánovaný postup mĂŠho výzkumu a cíl disertační práce. Tím bude především návrh novĂŠho typu IDS systĂŠmu, založenĂŠho na udržovní statistických profilů provozu jednotlivých IP adres v síti. V tĂŹchto profilech jsou pak hledány anomálie, konkrĂŠtní Ăştoky a neobvyklĂŠ zmĂŹny v chování. I vzhledem k plánovanĂŠmu nasazení ve velkých sítích s až miliony aktivními adresami není návrh a implementace takovĂŠho systĂŠmu triviální. Bude uvedeno nĂŹkolik očekávaných problĂŠmů spolu s návrhy na možná řešení.
Prezentace představí zamýšlený obsah tezí. Bude představena problematika vyhledávání řetĂŹzců popsaných regulárními výrazy a algoritmy založenĂŠ na NKA a DKA. Dále budou popsány možnosti použití redukce NKA pro zmenšení velikosti implementace v FPGA. Na závĂŹr budou uvedeny možnosti optimalizace hybridního přístupu NFA-split.
NáročnĂŠ multimediální síÂovĂŠ aplikace, jakými jsou např. pokročilá prostředí pro vzdálenou spolupráci, využívají datovĂŠ toky o přenosových rychlostech řádovĂŹ srovnatelných s kapacitami dostupných linek. Tyto aplikace takĂŠ často využívají vícebodovou distribuci dat, obvykle zajišÂovanou náhradami multicastu na aplikační Ăşrovni. V přednášce bude představen problĂŠm plánování náročných datových přenosů, tedy hledání cest pro výše zmínĂŹnĂŠ aplikace. Ten je řešen s předpokladem, že není známa fyzická topologie sítĂŹ, pouze end-to-end dosažitelnost jednotlivých aplikačních uzlů, a pro řešení je využita metoda celočíselnĂŠho lineárního programování. Pro případy, kdy je známá část fyzickĂŠ topologie sítĂŹ, bude představena takĂŠ metoda, která pracuje se smíšenou reprezentací sítĂŹ na fyzickĂŠ a aplikační Ăşrovni.
TĂŠmatem prezentace je pokročilá injekce SEU poruch. V první části bude představen externí SEU injektor, který umožňuje vkládat SEU na libovolnou pozici v bitstreamu spolu se základním popisem bitstreamu FPGA typu Virtex5 a celĂŠ sedmĂŠ řady obvodů FPGA firmy Xilinx. Dále budou popsány možnosti jazyka XDL, který slouží pro popis systĂŠmu v FPGA a knihovna rapidSmith, která umožňuje implementaci vlastních nástrojů pro generování XDL popisu systĂŠmů. V závĂŹru bude demonstrován způsob využití knihovny rapidSmith pro zefektivnĂŹní procesu vkládání poruch do systĂŠmu.
V přednášce bude představen koncept přibližnĂŠho počítání (approximate computing) a využití evolučního návrhu pro automatickou konstrukci logických obvodů přibližnĂŹ realizujících požadovanou funkci. Bude ukázáno, že pokud máme možnost tolerovat nepřesnosti ve výpočtech, mužeme významnĂŹ ušetřit plochu a příkon nutný k provozu obvodu.
V prednášce bude představena platforma Xilinx Zynq. Hlavní pozornost bude vĂŹnována podpoře dynamickĂŠ parciální rekonfigurace. Dále budou diskutovány možnosti realizace vyvíjejících se obvodu na tĂŠto platformĂŹ.
V přednášce budou přehlednĂŹ vysvĂŹtleny základní pojmy matematickĂŠ fuzzy logiky, charakterizována její možná rozšíření a zmínĂŹny existující aplikace.
SmĂŹrování je základní Ăşlohou provádĂŹnou na routerech při přenosu dat počítačovou sítí. Narůstající počet přidĂŹlených IP adres a zvyšující se přenosovĂŠ rychlosti kladou vysokĂŠ nároky na výkon routerů při smĂŹrování. VýpočetnĂŹ nejnáročnĂŹjší částí procesu smĂŹrování je vyhledání nejdelšího prefixu ze smĂŹrovací tabulky, který odpovídá cílovĂŠ IP adrese přenášených dat. Pro implementaci operace vyhledání nejdelšího shodnĂŠho prefixu (Longest Prefix Matching, LPM) efektivní z pohledu rychlosti vyhledání a pamĂŹÂových nároků je třeba využít vlastností smĂŹrovacích tabulek daných pravidly pro přidĂŹlování IPv4 a IPv6 adres. V prezentaci proto budou představeny výsledky analýzy nĂŹkolika reálných sad IPv4 a IPv6 prefixů z páteřních routerů a budou nastínĂŹny základní myšlenky pro budoucí efektivní implementaci operace LPM.
Přístup vyhledávání regulárních výrazů v FPGA NFA-split využívá pamĂŹti BRAM pro implementaci deterministických částí NKA. PamĂŹti BRAM je však na FPGA pouze omezenĂŠ množství a jejich použití pro vyhledávání RV může představovat v komplexním systĂŠmu problĂŠm. Proto bude v prezentaci představen koncept mini-DKA. Mini-DKA jsou implementovány za pomoci omezenĂŠho množství LUT a množství tĂŹchto automatů implementuje deterministickou část NKA.
SystĂŠmy pro zákonnĂŠ odposlechy v prostředí IP sítí umožňují vyšetřovacím orgánům sledování, zachytávání a analýzu činnosti vybraných osob podezřelých z trestnĂŠ činnosti. Prezentace představí požadavky norem organizace ETSI pro systĂŠmy tohoto druhu, řešení architektury systĂŠmu pro zákonnĂŠ odposlechy, způsob komunikace mezi jednotlivými částmi a činnosti, kterĂŠ tento systĂŠm pokrývá pro plnĂŹní Ăşloh spojených se sledováním síÂových aktivit. SystĂŠm pro zákonnĂŠ odposlechy je na FIT vyvíjen v rámci projektu "Moderní prostředky pro boj s kybernetickou kriminalitou na Internetu novĂŠ generace".
MikroskopickĂŠ dopravní simulační modely se v oblasti dopravního inženýrství staly velice populární. Důvodem je zejmĂŠna nárůst výkonu počítačů v poslední dobĂŹ. Avšak pro dosažení vysokĂŠ přesnosti a důvĂŹryhodnosti simulací musí být před samotným nasazením simulací vykonána kalibrace a validace takovĂŠhoto modelu. V příspĂŹvku bude prezentována efektivní kalibrační metoda pro mikroskopický simulační model, který je založen na celulárním automatu. Pro jeho kalibraci je využit genetický algoritmus, za pomoci kterĂŠho je možnĂŠ optimalizovat různĂŠ parametry mnohem lĂŠpe než dokáže dopravní inženýr. Navíc bude ukázáno, že je možnĂŠ model překalibrovat na reálnĂŠ data, kterĂŠ je možnĂŠ získat ze standardních monitorovacích technologií (jako například indukční smyčky v našem případĂŹ).
SoftcomputingovĂŠ modely, jako jsou například neuronovĂŠ sítĂŹ a support vector regression, lze využít k predikci různých dopravních jevů. PříspĂŹvek se zabývá predikcí počtu projetých vozidel, průmĂŹrnĂŠ rychlosti, obsazenosti vozovky v určitĂŠm cestnĂŠm Ăşseku a predikci dojezdových dob. Výsledky jednotlivých metod jsou porovnány s využitím dat z reálnĂŠho provozu.
Technology scaling has advanced CMOS technology since sixties. Nevertheless, It is well recognized that such scaling has a physical end and it is getting closer to it. This talk will address this scaling and its impact on design, test and reliability of VLSI systems both for near and long terms. First the basics of scaling will be covered, together with its impact on integration density, performance and power. The technology outlook will be analyzed in order to extract the challenges wrt design, test and reliability both for near and long terms. IC realization process will be (re)defined while considering the technology trends. Possible ways for the realization of future systems will be discussed.
Testovanie parametrických vlastností polovodičových výrobkov sa stáva čoraz dĂ´ležitejším z dĂ´sledku zavedenia nových výrobných technolĂłgií. NajdĂ´ležitejšou parametrickou vlastnosÂou je oneskorenie, čo sa modeluje poruchami oneskorení. Testovanie porĂşch oneskorení treba podpori vhodným návrhom, čo spĂ´sobí značnĂŠ zvýšenie plochy čipu najmä pri zložitejších systĂŠmoch akými sĂş napríklad systĂŠmy na čipe. Aplikovanie testu v týchto systĂŠmoch je náročný aj na čas, čo ĂŻalej zvýši cenu testovania. Je možnĂŠ použi aj takĂŠ prístupy zabezpečenia testovatežnosti, ktorĂŠ si vyžadujĂş relatívne malĂş plochu, ale na Ăşkor pokrytia porĂşch oneskorení. Na seminári budĂş predstavenĂŠ poruchy oneskorení, budĂş uvedenĂŠ možnosti podpory ich testovatežnosti a budĂş predstavenĂŠ novĂŠ metĂłdy, ktorĂŠ umožnia generova testy s vysokým pokrytím porĂşch oneskorení a krátkym časom aplikovania v logických obvodoch s nízkou prídavnou plochou testovatežnosti.
Cartesian Genetic Programming (CGP) is a graph based form of Genetic Programming. A generalization of CGP has been devised called Self-modifying CGP (SMCGP). SMCGP is a developmental form of CGP that changes over time by modifying its own phenotype during execution of the evolved program. This is done by the inclusion of self-modification operators in the function set. The talk will discuss the application of the technique on several different design, sequence generation and regression problems. It is shown that SMCGP can evolve solutions to problems that cannot be solved using CGP and also can provide general solutions to classes of problems.
4.5. Bartos V., Kajan, Korcek, Kosar, Minarik
11.5.
Bartos P., Kastil, Matousek, Miculka, Straka
18.5. Tobola, Pus,
Slany, Petrlik, Sikulova
24.5. Kastovsky, Novotnak, Pospichal,
Starecek, Vasicek, Mikusek
24.5. Simek, Simkova, Triska,
Kadlcek, Zaloudek, Zadnik
In recent years, focus of business world has been moved towards the Internet. Web applications provide a generous interface non-stop thus offering to malicious users a wide spectrum of possible attacks. Consequently, the security of web applications has become a crucial issue. The state-of-the-art tools for bug discovery in languages used for web-application development, such as PHP, suffer from a relatively high false-positive rate and low coverage of real errors; this is caused mainly by unprecise modeling of dynamic features of such languages and path-insensivity of the tools. In this talk, we will present our approach to path-insensitive static analysis of PHP. We will show how it deals with dynamic nature of PHP, rich user input, focus on strings and weakly defined semantics of PHP. We will also show how we gain information from static analysis to detect vulnerabilities and how we reduce false-alarms by path-sensitive validation of vulnerabilities.
During its evolution, a typical software undergoes a myriad of small changes. However, it is very costly or simply infeasible to verify each new version from scratch. As a remedy to this issue, we proposed to use function summaries to enable incremental verification of the evolving software. During verification of the original version, our approach computes function summaries using Craig's interpolation. Later, these summaries are used to perform an incremental check of the new version. Benefit of this approach is that the cost of the check depends on the extent of the change between the two versions. Thus checking small changes with little impact is cheap.
Práca sa zaoberá problematikou aplikácie expertných systĂŠmov v architektĂşrach vnorených systĂŠmov. V práci navrhujeme architektĂşry vhodnĂŠ pre implementáciu expertných vnorených systĂŠmov a vytvárame univerzálnu reprezentáciu báz znalostí expertných vnorených systĂŠmov. Navrhujeme dva prístupy k realizácii hardvĂŠrovej akcelerácie inferenčnĂŠho procesu v expertných vnorených systĂŠmoch. Experimentálne overujeme vhodnos jednej z navrhnutých metĂłd akcelerácie pre použitie v expertných vnorených systĂŠmoch a poukazujeme na jej podstatný príspevok k zrýchleniu inferenčnĂŠho procesu. VychádzajĂşc z vykonaných experimentov a nadobudnutých skĂşseností formulujeme sĂşbor základných pravidiel pre implementáciu expertných systĂŠmov vo vnorených systĂŠmoch. Navrhnutý koncept hardvĂŠrovej akcelerácie pomocou samostatnĂŠho výpočtu inferencie umožňuje implementáciu expertných systĂŠmov aj v architektĂşrach vnorených systĂŠmov, kde to doteraz nebolo možnĂŠ, čím poskytuje možnosti pre ĂŻalšie rozšírenie inteligentných vnorených systĂŠmov.
V rámci semináře bych Vás rád seznámil s výsledky svĂŠ výzkumnĂŠ činnosti v rámci post-doc pobytu na ANU, Canberra. Po ročním pobytu jsem načerpal spoustu znalostí a zkušeností z oblasti High Performance Computing a práce na multi-GPU clusteru a na super-počítači s 12k jádry. Nejprve se budu vĂŹnovat simulaci šíření ultrazvukových vln v živých tkáních. Tato práce má velkĂŠ využití při neinvazivní lĂŠčbĂŹ např. devitalizací nádorů, rozbíjení ledvinových kamenů, uvolňování sraženin a diagnostice. RealistickĂŠ simulace však vyžadují obrovskĂŠ datovĂŠ množiny v řádu TB, vysoký procesorový výkon a pamĂŹÂovou propustnost. Zde nastupuje HPC a honba za vyšším výkonem. Druhou část semináře bych rád vĂŹnoval výzkumu v oblasti evolučních algoritmů, především v jejich akceleraci pomocí clusteru GPU. Představím novou implementaci genetickĂŠho algoritmu využívající granularitu na Ăşrovni WARPů. Dále se zamĂŹřím na ostrovní model GA, který umožňuje využít clusteru GPU a dosahuje velice zajímavĂŠ výkonnosti. Třetí část bude krátký komentář k pedagogickĂŠmu působení na ANU, k životu down under a plánu na druhou polovinu mĂŠho pobytu.
Pro detekci anomalií v síÂovĂŠm provozu bylo v literatuře navrženo množství různých přístpů, hodnocení kvality jednotlivých metod a jejich vzájemnĂŠ srovnávání je však velmi problematickĂŠ. V prezentaci bude stručnĂŹ popsáno nĂŹkolik takových metod a bude představena myšlenka frameworku/knihovny pro usnadnĂŹní výzkumu v oblasti detekce anomálií. Knihovna bude mimo jinĂŠ obsahovat vzorovou implementaci nĂŹkolika metod a anotovaná testovací data, která umožní jejich vzájemnĂŠ srovnávání. Dále bude představena zcela nová metoda založená na sledování flow cache hit ratio, na níž v současnosti pracuji.
Složitost rekonfigurovatelných zařízení dosáhla ĂşrovnĂŹ, kdy návrháři systĂŠmů pro tato zažízení nejsou schopní, s pomocí jazyků pro popis HW a současných vývojových nástrojů, plnĂŹ využít jejich potenciál. Prezentace nastíní jeden z možných přístupů k řešení tohoto problĂŠmu pomocí implementace API umožňujícího HW akceleraci Ăşloh nad síÂovými daty (vyhledání nejdelšího společnĂŠho prefixu, filtrace, šifrování, aj.).
Funkčná verifikácia je v sĂşčasnosti jednou z najpoužívanejších techník pre verifikáciu hardwarových systĂŠmov. S výhodou sa dá uplatni aj v oblasti návrhu systĂŠmov odolných voči poruchám, kde umožňuje jednak overi korektnos komponent, ktorĂŠ zaisÂujĂş vysokĂş spožahlivos týchto systĂŠmov, ako aj rýchlo otestova kvalitu použitých techník a ich sĂşčinnosÂ.
Koevoluce podmnožin trĂŠnovacích dat v kartĂŠzskĂŠm genetickĂŠm programování (CGP) je metoda, pomocí níž lze dosáhnout snížení náročnosti a frekvence výpočtu fitness. V tĂŠto prezentaci bude představena koevoluce v CGP jako metoda akcelerace v Ăşloze evolučního návrhu nelineárních filtrů, jejichž Ăşkolem je vylepšit kvalitu obrazu degradovanĂŠho impulzním šumem.
V prezentácií bude predstavená platforma pre mikrosondu, ktorá je vyvíjaná na FIT VUT v rámci projektu "Moderní prostředky pro boj s kybernetickou kriminalitou na Internetu novĂŠ generace". Ide o vstavanĂş platformu navrhnutĂş s ohžadom na nízku spotrebu, kde po analýze dostupných riešení bolo ako hlavný výpočtový prvok zvolenĂŠ najvýkonnejšie FPGA typu Xilinx Spratan-6. Okrem konfiguračnĂŠho procesoru Xilinx MicroBlaze s operačným systĂŠmom Linux bude FPGA obsahova i výkonnĂş procesnĂş linku určenĂş na spracovanie sieÂových paketov na plnej rýchlosti monitorovanej linky. Platforma obsahuje štyri 1 Gbps EthernetovĂŠ porty, ĂŻalej celkom 512 MB pamäti typu DDR3, USB 3.0 rozhranie, slot na mikro SD/SDHC karty a mnoho iných perifĂŠrií. Vývoj pre platformu prebieha kompletne v prostredí Xilinx EDK/SDK.
ZátϞovĂŠ mapy obsahují počet projetých vozidel na jednotlivých komunikacích danĂŠ oblasti za určitý čas. MĂŹření je obvykle provádĂŹno manuálnĂŹ lidmi v terĂŠnu. V rámci mĂŹření nebývají pokryty veškerĂŠ komunikace danĂŠ oblasti a vzniká potřeba určit chybĂŹjící hodnoty na základĂŹ ostatních Ăşdajů. Pro výpočet chybĂŹjících hodnot lze použít metodu založenou na genetických algoritmech. Tato metoda bude srovnána s metodou založenou na kvadratickĂŠm programování a budou porovnány výhody a nevýhody obou řešení.
V prezentaci bude představena problematika rychlĂŠho algoritmickĂŠho obchodování na burze. Z technickĂŠho pohledu se jedná o návrh síÂovĂŠho zařízení a rozhodovací logiky s důrazem na co nejnižší latenci. SoučasnĂŠ systĂŠmy dosahují odezvy okolo 10 mikrosekund s využitím akceleračních karet a obecných procesorů. Předpokládá se, že ĂşspĂŹšný přesun celĂŠho řetĂŹzce do FPGA přinese podstatnĂŠ snížení latence a tím i značnĂŠ zisky při obchodování na burze. TakovĂŠ řešení však zřejmĂŹ ještĂŹ nebylo v praxi nasazeno.
Sledování stavů síÂových toků umožňuje síÂovým zařízením vykonávat komplexní operace nad procházejícími daty. Sledování toků lze nalĂŠzt ve smĂŹrovačích, kde sledování slouží pro dodržení kvality služby, pro překlad IP adres (NAT-network address translation) a k akceleraci samotnĂŠho smĂŹrování. Filtrovací zařízení sledují stavy toků, aby byly schopnĂŠ zabránit neoprávnĂŹným přístupům do chránĂŹnĂŠ sítĂŹ a naopak propustit povolenou komunikaci. RovnϞ systĂŠmy pro detekci Ăştoků a škodlivĂŠho provozu sledují stavy toků, aby byly schopny odhalit škodlivý provoz (například podezřelĂŠ řetĂŹzce rozdĂŹlenĂŠ do více paketů). V neposlední řadĂŹ jsou toky sledovány pomocí síÂových sond a výsledky tohoto sledování jsou nepostradatelnou součástí při správĂŹ, plánování a ochranĂŹ počítačovĂŠ sítĂŹ. Díky rostoucímu počtu uživatelů a služeb je počet současnĂŹ aktivních toků na síti velmi vysoký. Zároveň sledování stavů toků vyžaduje aktualizaci uloženĂŠho stavu s příchodem každĂŠho paketu. Vzhledem k tĂŹmto dvĂŹma protichůdným požadavkům je kritickým místem při sledování pamĂŹÂ. NejrozšířenĂŹjším řešením nedostupnosti velkĂŠ a rychlĂŠ pamĂŹti je tvorba hierachie pamĂŹtí. PamĂŹÂ na nejnižší Ăşrovni označovaná jako cache toků (flow cache) je dostatečnĂŹ rychlá nicmĂŠnĂŹ její kapacita je limitovaná. Správa tĂŠto cache hraje důležitou roli z pohledu jejího efektivního využití, kterĂŠ ovlivňuje výkonnost celĂŠho systĂŠmu. V rámci semináře budou prezentovány výsledky experimentů, kterĂŠ jsou zamĂŹřeny na návrh správy cache toků pomocí genetickĂŠho algoritmu. Cílem je překonat stávající správy pamĂŹtí.
FATAL project is devoted to the foundations of a framework for modeling and analysis of fault-tolerant asynchronous digital circuits. Overall, FATAL's aim is to contribute to a "Theory of Dependable VLSI", which is still a major challenge. Our primary focus is asynchronous circuits, backed up by the fact that, ultimately operation of any combinational logic gate is inherently asynchronous. We present the aims and current status of our efforts on developing suitable failure models for radiation-induced transient faults in asynchronous digital circuits. Our approach rests on a chain of simulation models, which are primarily used for validating and calibrating candidate models at the next level of abstraction: Micro-beam radiation experiments are used for calibrating 3D TCAD device simulation models of our circuits of interest, which include Muller C-elements and elastic pipelines. The 3D models, in turn, are used for calibrating appropriate Spice models, which are finally the right tools for systematically exploring candidates for the sought digital failure models. We will also present the current spice model and its need for refinement. The main focus of this presentation will be on the design and the pre-fabrication analysis of a custom FRad chip (Digital Radiation Target Chip), which shall be used for final model validation via longterm experiments. We present the architecture of the selected radiation target circuits along with the required on-chip measurement infrastructure. Major challenges result from the fact that the latter must operate reliably under the same radiation conditions the target circuits are exposed to, without taking away too much of the precious die area from the targets. We will present results from our Spice-based fault injections experiments, which demonstrate that the proposed FRad architecture will indeed come up to our expectations.
2.12.: M. Kajan, V. Košař
9.12.: L. Mičulka,
V. Tříska
16.12.: M. Minařík, F. Kadlček
OpenFlow has recently been proposed as a switching paradigm that allows a network or data center operator to arbitrarily control routing without being constrained by the existing protocols. However, despite it offers a wide flexibility for intelligently tweaking network routing, OpenFlow seems to be slightly limiting with respect to other classes of network functionalities which may equally benefit from the smart switches. An examples thereof are network monitoring applications which may use an OpenFlow switch as a demultiplexer in order to dispatch packets and flows to an array of software based sensors. Another useful appliance would be an application-aware switch, which may demultiplex packets based on a the presence of a certain pattern in their payload (in turn, revealing a particular network based application). We propose a novel switching architecture which, unlike OpenFlow, is based on regular expressions. Such a different approach allows to define a flow in a very flexible way: each field of the packet can be ``wildcarded'' or assigned a set of alternative values (by OR--ing together several expressions) and, if needed, the definition may also describe patterns observed in the payload. Let us for example assume that all RTP traffic needs to be forwarded through a given port: as RTP port numbers are notoriously dynamically assigned, that cannot be achieved by just observing the OpenFlow 10-tuple. However it is easy to specify in terms of regular expressions the patterns in the payload that reveal the presence of RTP streams.
Rychlost bĂŹhu mnoha CUDA kernelů je omezena rychlostí globální pamĂŹti. Sdílí-li však jednotlivĂŠ kernely nĂŹkterĂŠ pamĂŹÂovĂŠ přenosy, lze je za určitých okolností sloučit a data předávat pomocí rychlejších lokálních pamĂŹtí. Takováto fĂşze kernelů je však často aplikačnĂŹ závislá, její znovupoužitelnost je tedy omezená. Navíc je pro vĂŹtší množství kernelů obtížnĂŠ rozhodnout, kterĂŠ skupiny by spolu mĂŹly být pro maximalizaci výkonu fĂşzovány. V prezentaci se budeme zabývat metodou fĂşzování kernelů a vztahem fůzí k výkonu GPU. Dále si představíme, jak fĂşze kernelů automatizovat -- od průzkumu prostoru všech korektních fĂşzí, přes výbĂŹr slibných fĂşzí pomocí metriky pro odhad výkonu až po generování výslednĂŠho kĂłdu. Na závĂŹr budou prezentovány dosaženĂŠ výsledky.
In this talk Peter Bentley will describe three research projects in the domain of medical computing. The first is the use of machine learning for neuropathology. The second is the story of his number one best selling iphone app: iStethoscope Pro, and how it has crowd-sourced data for research. The third is a summary of the EU Flagship project, "IT Future of Medicine" which aims to create personalised medicine by combining high performance computing and many types of modelling across Europe, in a 1Bn EUR project.
V tĂŠto prezentaci bych se s Vámi rád podĂŹlil o svoje zážitky, ĂşspĂŹchy i trapasy spojenĂŠ s přípravou, samotnou cestou a stĂŹhováním, a nástupem na Australskou Národní Univerzitu v Canberra. V rámci prezentace bych takĂŠ rád představil ANU College of Engineering and Computer Science, kde v současnĂŠ dobĂŹ působím jako post-doc research fellow v oblasti masivnĂŹ paralelních výpočtů a GPGPU. Prezentace bude doplnĂŹna o řadu fotek a zajímavostí, kterĂŠ jsem za prvních 10 týdnů svĂŠho pobytu nasbíral.
29.4.: Z. Vasicek, P. Korcek, M. Zadnik
6.5.: P.
Mikusek, M. Demin, K. Slany, ?P. Kobiersky?, V. Simek
13.5.: P.
Bartos, M. Kajan, M. Straka, L. Zaloudek, P. Kastovsky, L.
Starecek
20.5.: P. Pospichal, M. Minarik, F. Kadlcek, V. Kosar,
V. Pus
27.5.: V. Triska, L. Miculka, J. Novotnak, J. Kastil, J.
Tobola
Prezentácia bude zameraná na generovanie testov pre asynchrĂłnne sekvenčnĂŠ digitálne obvody. Práca prispieva k časovo a cenovo efektívnemu otestovaniu asynchrĂłnnych obvodov, nepriamo podporí ich rozsiahlejšie využitie, čo pozitívne ovplyvní výkon, spotrebu či elektromagnetickĂŠ vyžarovanie budĂşcich digitálnych obvodov. Hlavným vedeckým prínosom práce je návrh novĂŠho generátora optimálneho testu pre asynchrĂłnne sekvenčnĂŠ digitálne obvody rĂ´zneho typu bez zväčšenia plochy na čipe. Ăalšími prínosmi sĂş identifikovanie nevhodných prechodov hodnĂ´t pred generovaním testu, zníženie počtu vygenerovaných testovacích vektorov pre kombinačnĂş časÂ, efektívne zabezpečenie aktivácie poruchy na Ăşrovni jednoduchých logických členov, šírenie poruchovĂŠho signálu na výstupy najkratším testom a zrýchlenie poruchovej simulácie. Experimentálne výsledky overili generovanie optimálneho testu (z hžadiska düžky) s kvalitným pokrytím porĂşch aj bez aplikovania metĂłdy pre zvýšenie testovatežnosti. NavrhnutĂŠ metĂłdy môžu by použitĂŠ pre rozmanitejšiu škálu obvodov v porovnaní s ostatnými sĂşčasnými generátormi testu, a pritom ich efektívnos zaručuje aj rýchle zostavenie testu.
Prezentácia sa bude zaobera dvoma príspevkami na zvýšenie kvality testovania digitálnych jadier s testovacím okolím, a to (1) optimalizáciou paralelnĂŠho rozhrania pre rýchlejšiu aplikáciu testov a (2) efektívnou metĂłdou generovania testov pre poruchy oneskorení vyžadujĂşce jednoduchĂş architektĂşru scan. Navrhnutá metĂłda optimalizácie paralelnĂŠho rozhrania generuje paralelnĂŠ vetvy scan podža štyroch definovaných kritĂŠrií alebo generuje rekonfigurovatežnĂş architektĂşru testovacieho okolia, ktorá využíva výhody dvoch optimalizačných kritĂŠrií sĂşčasne bez významnĂŠho nárastu plochy. V druhej časti bude prezentovaná navrhnutá metĂłda generovania testov pre poruchy oneskorení so zameraním na model porĂşch prechodov. V navrhnutej metĂłde je využitý princíp testu s posunom (skewed-load test). Vygenerovaný test pre poruchy prechodov je možnĂŠ aplikova cez jednoduchĂŠ testovacie okolia jadra, čím bola odstránená nutnos použitia rozšírenĂŠho okrajovĂŠho registra scan na aplikáciu testov pre poruchy oneskorení.
V prezentaci bude představen algoritmus pro vyhledání nejdelšího shodnĂŠho prefixu Hash-Tree Bitmap. Zatímco vĂŹtšina současných algoritmů se zabývá operacemi nad IPv4 adresami, představený Hash-Tree Bitmap algoritmus je primárnĂŹ vhodný pro dlouhĂŠ IPv6 adresy, protože kombinuje rychlý skok pomocí hash funkce pro průchod řídkou částí stromu a standardní Tree bitmap strukturu pro dohledání finálního prefixu. Mimo algoritmu bude dále představena hardwarová architektura a její porovnání se ostatními přístupy.
V tĂŠto prezentaci bude představen nový způsob redukce počtu zabraných zdrojů FPGA pro vyhledávání vzorů. Zatímco dosavadní způsoby se zamĂŹřovaly především na nalezení nových architektur a způsobů mapování do FPGA, představovaný způsob navrhuje použít redukci nedeterministickĂŠho konečnĂŠho automatu pomocí relace simulace (redukce podobností) před vlastním procesem mapování automatu do FPGA. Tato redukce je bϞnĂŹ používána ve formální verifikaci pro redukci stavových grafů. V prezentaci budou představeny dosaženĂŠ výsledky. Na závĂŹr budou diskutovány možnĂŠ smĂŹry pokračování práce.
V prezentaci budou nejprve představeny vybranĂŠ metody predikce síÂovĂŠho provozu, kterĂŠ jsou založeny na nelineární analýze dat či neuronových sítích. Predikce provozu je důležitá z mnoha hledisek. Jedním z nich může být i nasazení testování v dobĂŹ slabĂŠho provozu. V další části budou naznačeny metody využívanĂŠ pro predikci provozu číslicových systĂŠmů.
Prezentace se bude vĂŹnovat detekci anomálií zejmĂŠna pomocí Kalmanova filtru, následnĂŹ diskuze jinak zamĂŹřených algoritmů, zejmĂŠna ASTUTE. Nastíním zjištĂŹnĂŠ problĂŠmy a možnosti akcelerace algoritmů při použití na vysokých přenosových rychlostech.
V prezentaci bude představena modifikace algoritnu AdaBoost, která vede ke zrychlenĂŠmu návrhu klasifikátoru. VĂŹtšina významných prací v oblasti obrazových klasikátorů je zamĂŹřena na zvýšení ĂşspĂŹšnosti detekce. Práce však představuje přístup, kdy je možnĂŠ navrhnout klasifikátor rychleji, to vše je ale za cenu menší přesnoti. Tento přístup dovoluje prozkoumání velkĂŠho množství klasifikátorů a nalezení parametrů kandidátního řešení. Pro sestavení finálního klasifikátoru je potĂŠ možnĂŠ použít konvenční metody.
V prezentaci budou představeny vybranĂŠ kompresní algoritmy, kterĂŠ lze použít pro kompresi dat z letovĂŠho zapisovače. Následovat bude vzájemnĂŠ porovnání obdržených výsledků z nĂŹkolika Ăşhlů pohledu.
V prezentaci bude popsáno využití CGP k návrhu iteračních algoritmů. Pomocí CGP se zpravidla navrhují řešení, u nichž je výsledek pro danĂŠ vstupy získán po jednom průchodu chromozomem. Zde výpočet probíhá iteračnĂŹ, přičemž v každĂŠ iteraci lze využívat výstupy předchozí iterace. Použití tĂŠto metody bude ilustrováno na nĂŹkolika příkladech. Na závĂŹr bude navržená metoda srovnána s jinými přístupy k návrhu iteračních algoritmů (modulární CGP, sebemodifikující CGP) a budou zmínĂŹny možnosti dalšího pokračování.
V prezentaci bude představen způsob implementace fyzicky neklonovatelnĂŠ funkce pomocí polymorfních hradel. Při realizaci je využito faktu, že k přepnutí logickĂŠ funkce polymorfního hradla, kterĂŠ je iniciováno zmĂŹnou napájecího napĂŹtí, dochází pro různá, by sousední, hradla na čipu za různou dobu. Porovnáním doby přepnutí dvou hradel je možnĂŠ získat jeden bit signatury, která unikátnĂŹ charakterizuje konkrĂŠtní čip. Experimenty, kterĂŠ prokazují praktickou použitelnost uvedenĂŠho mechanismu, byly provedeny na 21 čipech REPOMO32. Další spoluautoři výsledku, který bude prezentován: R. Růžička, Z. Vašíček, V. Šimek a P. Hanáček
V prednáške je študovaná pomocou evolučnej metafory genetickĂŠho programovania symbolická regresia Boolových funkcií, ktorĂŠ reprezentujĂş logickĂŠ obvody. Tieto funkcie sĂş kĂłdovanĂŠ pomocou acyklických orientovaných grafov, ktorých vrcholy reprezentujĂş elementárne Boolove funkcie (spojky) negácie, konjunkcie, disjunkcie, ich negácie a exkluzívnu disjunkciu. PoužitĂŠ acyklickĂŠ orientovanĂŠ grafy sĂş komprimovaným spĂ´sobom reprezentovanĂŠ pomocou tzv. stĂĽpcových tabuliek. ZákladnĂŠ "genetickĂŠ" operácie mutácie a kríženia sĂş uskutočnenĂŠ nad týmito tabužkami. ZískanĂŠ predbežnĂŠ výsledky naznačujĂş, že navrhnutá verzia algoritmu je efektívnym prístupom ku konštrukcii minimálnych Boolových funkcií, ktorĂŠ sĂş špecifikovanĂŠ pomocou tabužky funkčných hodnĂ´t.
V rámci semináře budou vysvĂŹtleny vybranĂŠ techniky z návrhu systĂŠmů odolných proti poruchám do obvodů FPGA. Druhá část semináře bude vĂŹnována možnostem rekonfiguračního procesu FPGA a technikám dynamickĂŠ rekonfigurace. Ve třetí části budou popsány různĂŠ typy poruch v FPGA a možnosti jejich simulace spolu s návrhem nástroje pro generování poruch typu SEU do reálnĂŠho hardwaru. V závĂŹru semináře budou výše uvedenĂŠ techniky demonstrovány s využitím vývojovĂŠ desky ML506.
V prezentaci bude představen princip a experimentální výsledky metody, která umožňuje zkrátit dobu aplikace testu obvodu pomocí zmĂŹny pořadí klopných obvodů v řetĂŹzci scan. Metoda je založena na zkrácení dlouhých spojů mezi klopnými obvody scan řetĂŹzce, kterĂŠ jsou více náchylnĂŠ ke vzniku poruch. Díky eliminaci tĂŹchto problematických spojů postačí k dosažení dostatečnĂŠho pokrytí chyb menší počet testovacích vektorů a tím dojde i ke zkrácení doby aplikace testu. V závĂŹru budou představeny další problĂŠmy, kterĂŠ jsou řešitelnĂŠ zmĂŹnou pořadí klopných obvodů v řetĂŹzci scan, a bude nastínĂŹn další smĂŹr výzkumu.
Celulární automaty jsou jedním z možných modelů pro masivnĂŹ paralelní výpočetní systĂŠmy. Jedním z problĂŠmů při hardwarovĂŠ implementaci CA je to, že model CA nepočítá s odolností proti poruchám (OPP). Existující implementace celulárních systĂŠmů řeší OPP složitými způsoby extrĂŠmnĂŹ zvyšujícími požadavky na hardware. Součástí prezentace bude návrh jednoduchĂŠ N-modulovĂŠ redundance v CA a vyhodnocení jejího Ăşčinku na výpočet nĂŹkolika různých vzorových Ăşloh za přítomnosti přechodných a stálých chyb.
Prezentace představuje experimentální framework vyvinutý skupinou ANT@FIT. Jedná se o sadu kĂłdů v jazyce Python určených pro zkoumání algoritmů zpracování paketů. Mezi tyto algoritmy řadíme vyhledávání vzorů, klasifikaci a operaci vyhledání nejdelšího shodnĂŠho prefixu. Součástí jsou takĂŠ datovĂŠ sady pro snadnĂŠ porovnání vlastností jednotlivých algoritmů. Netbench je volnĂŹ dostupný na www.fit.vutbr.cz/netbench.
Gramatická evoluce je podle autorů "systĂŠm, který může být použit pro generování řetĂŹzců v jakĂŠmkoliv jazyce". Je založen na fĂşzi evolučních algoritmů a formální gramatice definovanĂŠ v Backus-NaurovĂŹ formĂŹ. Benefitem gramatiky je možnost kĂłdování znalostí o problĂŠmu a ohraničujících podmínek, evoluční algoritmus zase představuje nástroj pro efektivní generování řetĂŹzců. Výstup se následnĂŹ dá interptetovat a použít pro různĂŠ Ăşčely, generováním programů počínaje a návrhem mostních pilířů a architektury konče. Výhodou gramatickĂŠ evoluce je tedy velká robusnost, nevýhodou pak může být relativnĂŹ pomalý bĂŹh. Ve spolupráci s University College Dublin jsme se zabývali možnostmi akcelerace tĂŠto metody s použitím velkĂŠho výpočetního potenciálu moderních grafických čipů (GPU). První výsledky ukazují, že pro nĂŹkterĂŠ problĂŠmy může být gramatická evoluce významnĂŹ zrychlena.
V príspevku bude prezentovaný nový model pre mikrosimuláciu vysoko rozsiahlych cestných sietí. Model je založený na aplikácii celulárnych automatov a vhodne rozšírený o elimináciu nechcených vlastností týchto modelov, akou je i zastavenie vozidla z maximálnej možnej rýchlosti v jedinom simulačnom kroku. Presnos tohto modelu bola validována porovnaním s dopravnými fundamentalnými diagramami. Paralelná implementácia umožňuje skoro lineárne zrýchlenie na platformách s viacjadrovými procesormi.
Flow cache and its variants are often used in network devices to improve performance of stateful traffic processing. These caches are usually tuned to provide best performance on average traffic mix but do not consider worst case scenario. For example, a network flow cache may witness a performance drop when flooded with a large amount of new flows, a common side-effect of DoS or scanning activities. Therefore, the goal is to design a flow cache and its effective management, in particular, to overcome these flooding periods and preserve state of existing connections. In order to achieve this goal, genetic algorithm (GA) is used to evolve a replacement policy that would perform better than other popular policies. The presentation will show behavior of a flow cache with different replacement policies obtained by a simulation on a traffic sample with manually generated DoS. The results indicate that it is possible to find (evolve) a replacement policy that is as good as other well-performing policies during normal periods but behaves better during flooding.
Âažko si predstavi v 21 storočí vežmi významný projekt alebo inováciu, pri ktorých by ídey, pojmy, modely, metĂłdy a prostriedky informatiky nehrali vežmi dĂ´ležitĂş Ăşlohu. Podobne sa očakáva, že pri rozvoji prakticky všetkých akademických a technických disciplín, umenia, medecíny, ekonomiky, atĂŻ budĂş ma rozhodujĂşcu rožu myslenie, paradigmy, metĂłdy a prostriedky informatiky. Aby informatika mohla plni tĂşto svoju spoločenskĂş Ăşlohu je nutnĂŠ, aby sa začala chápaÂ, rozvíja a vyučova ako podstatne širšia a hlbšia oblas vedy a techniky, ktorá sĂşčasne prináša novĂş metodolĂłgiu pre všetky oblasti spoločenských aktivít a ktorá sa sama stará o vytvorenia prostriedkov na plnĂŠ uplatnenie svojho aplikačnĂŠho potenciálu. V prednáške sa bude prezentova novĂŠ, podstatne širšie a hlbšie ako doposiaž, chápanie informatiky ako disciplíny, ktorá má čtyri Ăşzko prepojenĂŠ zložky: vedeckĂş, technickĂş, metodologickĂş a aplikačnĂş. NovĂŠ chápanie informatiky bude bližšie ilustrovanĂŠ cez niektorĂŠ z jej "grand challenges". V prednáške sa budĂş tiež prezentova a analyzova korene, impulzy a ojektívna potreba novĂŠho chápania informatiky, čo bude zasadenĂŠ aj ako do historickĂŠho tak aj filozofickĂŠho kontextu. Prof. Gruska je členem The Academy of Europe, držitelem Computer Pioneer Award (IEEE Computer Society) a řady dalších ocenĂŹní. Je autorem 3 knih, více než 140 vĂŹdeckých článků a přednesl více než 280 přednášek na konferencích a seminářích. Na zahraničních univerzitách působil více než 15 let. Nedávno o nĂŹm Slovenská televize vysílala pořad GEN, viz YouTube
For Very Large Scale Integrated (VLSI) Circuits intended to be used in highly reliable applications, formal specification and analysis is mandatory. Two trends in VLSI design favour a modeling approach analogous to that used for distributed systems: (i) noticeable communication delays between circuit components and (ii) increasing failure rates caused by wear-out and particle hits in circuits with ever decreasing feature sizes. Despite these striking similarities, specifying and analyzing circuits by means of classic distributed system models is either overly lengthy or not possible. To overcome these limitations a new modeling and analysis framework tied to the peculiarities of fault-tolerant on-chip algorithms is presented. The capabilities of this framework are then illustrated by applying it to clockless on-chip algorithms, that is, circuits that are not driven by a central clock. The framework is extended by a Petri net like specification language, which is used to state pivotal circuit components for building clockless fault-tolerant on-chip algorithms. Among those is the General Join module, a module that allows to merge data provided by different sources in a fault-tolerant manner. In the thesis a complete specification is provided and generic timing properties are derived. Furthermore, an implementation of a General Join module in terms of simpler circuit components is given and proven correct. In contrast to clockless circuits, synchronous circuits are driven by a central clock which inherently constitutes a single-point of failure. A common technique to make synchronous circuits fault-tolerant is by replication of the circuit and its clock source. Thereby, the problem arises to provide fault-tolerant, synchronized clock signals that do not diverge over time to each of the replicas. This problem is termed the _tick generation_ problem. It is shown that an alternative to replicated synchronized clock sources is to let a set of General Join modules, forming an on-chip distributed algorithm, generate synchronized clock signals in the course of their interaction. A correctness proof and performance measures of this solution are derived.
JPEG2000 je obrazový kompresní standard mající poskytunout vynikající kompresní výkon a takĂŠ řadu pokročilých vlastností, kterĂŠ jsou vyžadovány aplikacemi v oblastech jako je medicínskĂŠ zpracování obrazu, filmový průmysl nebo archivace obrazu. PrávĂŹ kompresní výkon a pokročilĂŠ vlastnosti standardu mají za následek vyšší výpočetní nároky. GrafickĂŠ karty se bĂŹhem posledních let staly oblíbenou komoditní výpočetní platformou zejmĂŠna z důvodu jejich relativnĂŹ vysokĂŠho výpočetního výkonu. Využití výkonu GPU pro akceleraci JPEG2000 komprese může být dostupným řešením, kterĂŠ umožní real-time zpracování videa v HD nebo post-HD rozlišeních, či umožní zkrátit dobu zpracování digitálních patologických snímků, kterĂŠ dnes bϞnĂŹ dosahují rozlišení v řádu jednotek gigapixelů.
K příležitosti 25. výročí oficiálního uvedení legendárních počítačů řady Commodore Amiga na trh budou na semináři prezentovány střípky z pozadí vzniku tĂŠto legendy (spojující v jedno univerzálnĂŹ použitelný domácí počítač i herní konzoli), její stavební bloky, architektura a charakteristickĂŠ rysy, kterĂŠ svou sofistikovaností zaujmou i v dnešní dobĂŹ - CPU řady MC68K, použití zákaznických obvodů a koprocesorů, pamĂŹÂovĂŹ Ăşsporná planární bitmapová grafika, multimĂŠdia, plnĂŹ preemptivní jádro OS vyžadující minimum výpočetních prostředků (dnes bychom použili např. pojem mikrojádro, jádro vestavnĂŠho (RT)OS), zcela intuitivní ovládání, autokonfigurace karet a zařízení. Seminář bude oživen výstavou funkčních modelů Amiga 500, Amiga 1200, Amiga 1200 v provedení tower - zájemci si tedy mohou vyzkoušet, co (již před 25 lety!) bylo možnĂŠ na tĂŠto platformĂŹ a zavzpomínat, kdy tytʞ vlastnosti zaznamenali (či dodnes nezaznamenali) na počítačích jiných výrobců.
Prezentace stručnĂŹ seznámí posluchače s pobytem přednášejícího ve francouzskĂŠ výzkumnĂŠ instituci Telecom Bretagne. V průbĂŹhu prezentace budou nastínĂŹny problĂŠmy spojenĂŠ s anotací a následnou klasifikací provozu na moderních sítích. Bude představen princip klasifikátoru založenĂŠho na sekvencích TCP značek v síÂovĂŠm toku a jeho možná rozšíření. V závĂŹru bude prezentováno krátkĂŠ orientační srovnání výzkumných možností a zázemí na Telecom Bretagne a Fakulty informačních technologií.
My thesis describes the technique of the evolutionary design aimed at scheduling of collective communications on interconnection networks of parallel computers. In order to avoid contention for links and associated delays, collective communications proceed in synchronized steps. A minimum number of steps is sought for the given network topology, wormhole (pipelined) switching, minimum routing and given sets of sender and/or receiver nodes. The proposed technique is not only able to re-invent optimum schedules for known symmetric topologies like hypercubes, but it can find schedules even for any asymmetric, irregular, multistage and fat topologies in case of general many-to-many collective communications. In most cases, the number of steps reaches the theoretical lower bound for the given communication pattern; if it does not, non-minimum routing can provide further improvement. Optimal schedules may serve for writing high-performance communication routines for application-specific networks on chip or for the development of communication libraries in the case of general-purpose interconnection networks.
Interactive Evolutionary Computation: Introduction, Humanized Computational Intelligence, Applications to Art, Engineering, Education, Edutainment and Therapy, Music and Creativity, Data-Mining and Interactive Fitness Evaluation to Musical Creativity. "Closing concert" and conclusions.
Počítače firmy Sinclair Research Ltd. - počítače, kterými českĂŠ domácnosti vstoupily do digitálního vĂŹku. Je tomu již 70 let, co se v LondýnĂŹ narodil geniální vynálezce a zakladatel firmy Sir Clive Sinclair. Je tomu již 30 let, co na trh vstoupil ZX-80, první počítač na svĂŹtĂŹ, který se prodával pod 100 liber. Následován typem ZX-81, který pokořil hranici 70 liber a obrovským obchodním ĂşspĂŹchem (bĂŹhem dvou let prodáno více než milion kusů po celĂŠm svĂŹtĂŹ), připravil půdu legendĂŹ - domácímu počítači ZX Spectrum. Spectrum se díky svĂŠ barevnĂŠ grafice stalo fenomĂŠnem v oblasti počítačových her, překonalo veškerĂŠ prodejní rekordy svých předchůdců, dominovalo trhu v různých vylepšených verzích po dalších 10 let a dočkalo se desítek legálních i nelegálních klonů vyrábĂŹných na obou stranách železnĂŠ opony. PamĂŹtníci hebkých gumových kláves, ale i vy, kteří jste začínali až s počítači řady PC, přijĂŻte na náš malý retroseminář, kde si připomeneme architekturu a konstruktĂŠrskĂŠ finesy tĂŹchto počítačů, současná řešení (protože Spectrum stále ještĂŹ žije!), uvidíme živĂŹ tĂŠmĂŹř všechny zástupce řady počítačů Sinclair i s jejich netradičními periferiemi. Můžete si zkusit naprogramovat "Hello world" ve Spectrum BASICu, zahrát JetPac, zformátovat Microdrive Cartridge nebo vytisknout vizitku na pokovený papír ZX-Printeru. Výstavu modelů Sinclair doplní jejich "konkurenti" z tuzemskĂŠ i zahraniční produkce výpočetní techniky 80. let ze sbírek připravovanĂŠho muzea výpočetní techniky na FIT.
Modelovanie aktuálnej dopravnej situácie je priamym predpokladom pre priebežnĂŠ trvalĂŠ zaistenie funkčnĂŠho, spožahlivĂŠho, bezpečnĂŠho, efektivnĂŠho a k životnĂŠmu prostrediu šetrnĂŠho systĂŠmu v cestnej doprave. Tieto modely ale nájdu svoje uplatnenie i pri plánovaní zatiaž neexistujĂşcich a do budĂşcna len pripravovaných cestných Ăşsekov. V neposlednej rade môžu poslúži i ako generátory vstupných dát do autotrenážerov. Pre čo najvačšie sa priblíženie modelu realite je potrebnĂŠ myslie na mnoho parametrov cestnej dopravy. Vzniká tak vysoko komplexný simulačný model, ktorý nie sme schopní v reálnom čase vyhodnocova na bežných počítačoch/procesoroch. PonĂşka sa ale možnos akcelerácie týchto simulačných modelov na rĂ´zných typoch platforiem. Ku príkladu môžeme spomenú FPGA alebo v poslednej dobe stále častej využívanĂŠ GPU. V príspevku bude prezentovaný aktuálny stav problematiky pre rĂ´zne platformy, typy a najmä obmedzenia simulačných modelov a na záver bude predstavený i navrhovaný model využívajĂşci práve GPU.
Po krátkom Ăşvode do princípov fungovania tlačenej elektroniky si predstavíme jej nekonvenčnĂş výrobu pomocou plotru a "fixky". Porovnáme dosiahnutežnĂŠ parametre s parametrami klasickej výroby pomocou tlačovej hlavy.
PředmĂŹtem prezentace bude analýza propojení scan řetĂŹzce ve fázi fyzickĂŠho rozmístĂŹní komponent na čipu. Budou uvedeny možnosti optimalizace tohoto propojení, kterĂŠ vedou k snížení pravdĂŹpodobnosti vzniku poruch a tím ke zmenšení množství testovacích vektorů. ZávĂŹrem bude diskutována možnost paralelního provádĂŹní diagnostiky obvodů a další možnĂŠ smĂŹry výzkumu, který bude dále provádĂŹn.
Algoritmus LPM je klíčovou součástí vĂŹtšiny síÂových zařízení a při blížícím se přechodu na IPv6 se jedná opĂŹt o otevřenou otázku k řešení. V rámci prezentace budou stručnĂŹ shrnuty aktuálnĂŹ používanĂŠ algoritmy, bude představena knihovna lpm-netbench určená ke srovnávání všech existujících metod (porovnání jejich rychlosti a pamĂŹÂovĂŠ náročnosti) a zejmĂŠna pro evaluaci metod nových. V závĂŹru budou nastínĂŹny možnĂŠ novĂŠ algoritmy vycházející z dosavadních experimentů a specifikován plán dalších prací.
V oblasti evolučního návrhu obvodů dominuje tzv. kartĂŠzskĂŠ genetickĂŠ programování (CGP), kterĂŠ bylo poprve použito pro návrh kombinačních obvodů a pozdĂŹji ĂşspĂŹšnĂŹ aplikováno i v dalších oblastech. Ačkoliv bylo již nĂŹkolikrát ukázáno, že evoluční návrh využívající CGP je schopen generovat inovativní řešení (např. kombinační násobičky s menším počtem hradel, kvalitnĂŹjší nelineární obrazovĂŠ filtry, apod.), nepodařilo se doposud nalĂŠzt na Ăşrovni hradel složitĂŹjší kombinační obvody. Mezi nejvĂŹtší problĂŠmy evolučního návrhu patří pomĂŹrnĂŹ špatná škálovatelnost - v případĂŹ evolučního návrhu komb. obvodů se jedná o značnou doba potřebnou k nalezení požadovanĂŠho řešení, která bohužel závisí exponenciálnĂŹ na počtu vstupů. Tento problĂŠm lze sice v nĂŹkterých oblastech částečnĂŹ překonat za pomocí akcelerátorů využívajících FPGA, v oblasti kombinačních obvodů však lineární urychlení není dostačující. Cílem prezentace je představit metodu zásadnĂŹ mĂŹnící pohled na problĂŠm škálovatelnosti evaluace kandidátních řešení založenou na využití technik známých v oblasti verifikace. Navržená metoda, která je založena na efektivní transformaci řešenĂŠho problĂŠmu na SAT instanci, která je následnĂŹ vyhodnocena SAT solverem, byla aplikována na evoluční optimalizaci kombinačních obvodů s cílem redukovat počet použitých hradel. Tento přístup byl ĂşspĂŹšnĂŹ aplikován na minimalizaci klasických benchmarkových obvodů syntetizovaných pomocí konvenčních technik (ABC, SIS) a dále na minimalizaci tzv. tϞce syntetizovatelných obvodů. DosaženĂŠ výsledky naznačují, že dostupnĂŠ techniky vykazují určitĂŠ rezervy, ačkoliv je problĂŠm syntĂŠzy číslicových obvodů považován již delší dobu za vyřešenou otázku.
Kaskáda náhledových tabulek (LUT) se jeví jako ideální a jednotná reprezentace pro implementaci logických funkcí v hardware a software. Stávájící syntĂŠzní algoritmus generuje příliš dlouhĂŠ káskady, kterĂŠ mají počet bunĂŹk roven počtu vstupních promĂŹnných. To je výhodnĂŠ z hlediska ceny (celkovĂŠ velikosti pamĂŹti potřebnĂŠ pro reprezentaci kaskády), ale nevýhodnĂŠ z hlediska rychlosti vyhodnocování (počet bunĂŹk). Sousední buňky je však možnĂŠ sloučit do vĂŹtších bunĂŹk vyhodnocujících více vstupních promĂŹnných najednou. Můžeme tak snadno volit kompromis mezi cenou a výkonem. V prezentaci bude představen algoritmus, který pro zadanou kaskádu s jednovstupovými buňkami nalezne optimální rozdĂŹlení kaskády z hlediska výkonu (pro pevnĂŹ zadaný počet bunĂŹk hledá nejmĂŠnĂŹ pamĂŹÂovĂŹ náročnou kaskádu), ceny (kaskáda s nejmenší pamĂŹÂovou náročností bez ohledu na počet bunĂŹk) a pomĂŹru cena/výkon (optimalizuje se kritĂŠrium počet bunĂŹk * pamĂŹÂová náročnost). V algoritmu je zohlednĂŹna cílová platforma (hardware nebo software), nebo různĂŠ implementace mají rozdílný model výpočtu pamĂŹÂovĂŠ náročnosti.
Jednu z oblastí informačních technologií, která v současnĂŠ dobĂŹ prodĂŹlává intenzivní rozvoj, definuje Ăşsilí smĂŹřující k využití různých architektur pro akceleraci výpočtů v mnoha oblastech výzkumu i praxe. Tuto skutečnost ilustruje vzrůstající nasazení původnĂŹ jednoĂşčelových karet s GPU obvody. Zajímavou výpočetní architekturu v tomto ohledu představuje takĂŠ řešení od IBM, konkrĂŠtnĂŹ Cell Broadband Engine (Cell BE). Jedná se o zástupce tzv. multi-core procesorů, kterĂŠ jsou zřejmĂŹ nejdostupnĂŹjší v podobĂŹ herní konzole PS3. V rámci prezentace bude nejprve detailnĂŹ popsána architektura procesoru Cell, přicemž pozornost bude vĂŹnována hlavnĂŹ pamĂŹÂovĂŠmu modelu a datovým přenosům. V dalši části přijde na řadu herní konzole PS3 a možnosti jejího využití v oblasti vĂŹdeckých výpočtů. S tím souvisí i představení clusteru složenĂŠho z 11 konzolí PS3, který byl nedávno zprovoznĂŹn na ĂPSY. Na závĂŹr probĂŹhne zhodnocení výhod a nedostatků výslednĂŠho řešení, včetnĂŹ poukázání na různá programátorská Ăşskalí.
SoučasnĂŠ vícejádrovĂŠ procesory nabízí nízký pomĂŹr cena/výkon a je tedy vhodnĂŠ hledat jejich uplatnĂŹní ve výpočtnĂŹ náročných aplikacích. Zpracování vysokorychlostního síÂovĂŠho provozu je problĂŠm nejen výpočetnĂŹ, ale i pamĂŹÂovĂŹ náročný a představuje vhodnou Ăşlohu pro plnĂŠ využití potenciálu vícejádrových procesorů. Ukazuje se však, že pouhĂŠ převedení dosud efektivního programu optimalizovanĂŠho pro jednojádrovĂŠ procesory nepřináší požadovanĂŠ zrychlení a je tedy třeba aplikovat novĂŠ přístupy pro tvorbu efektivních paralelních programů s ohledem na cílovou platformu. V rámci prezentace bude ukázáno, kde leží hlavní problĂŠmy zpracování síÂovĂŠho provozu na vícejádrových procesorech s důrazem na vliv pamĂŹÂovĂŠ hierarchie, především pak rychlých vyrovnávacích pamĂŹtí. Na základĂŹ poznatků budou formulovány možnĂŠ postupy pro dosažení vyšší výkonnosti vybraných síÂových aplikací.
Klasifikácia paketov je kžúčovým mechanizmom pre diferenciáciu sieÂovej prevádzky, umožňuje dosiahnutie splnenia požiadaviek na dostupný výkon, bezpečnos a prístupnos služieb v počítačových sieÂach. Klasifikátory môžu by implementovanĂŠ obvodovo alebo programovo. Ako alternatívu voči obvodovĂŠmu spracovaniu v FPGA pozornos zameriame na programovĂŠ spracovanie technolĂłgiou multi-core. BudĂş predstavenĂŠ architektĂşry, na ktorých je možnĂŠ takĂŠto spracovanie realizova a samotnĂŠ prístupy k tejto forme klasifikácie.
TištĂŹná elektronika je novým a perspektivním odvĂŹtvím elektroniky. Na rozdíl od současných technologií založených na anorganických materiálech (převážnĂŹ křemík), tištĂŹná elektronika využívá polymerů elektricky vodivých, polovodivých, nevodivých, citlivých na svĂŹtlo či svĂŹtlo emitujících a takĂŠ anorganických materiálů ve formĂŹ nanočástic. Velkou výhodou oproti klasickĂŠ čistĂŹ anorganickĂŠ elektronice je mnohem jednodušší technologie výroby obvodů - není třeba vysokých teplot pro zpracování použitých materiálů. Tak je možno jako substrát využít například pružnĂŠ plasty, kterĂŠ vysokĂŠ teploty nevydrží. Na nĂŹ lze nanášet vhodnĂŠ materiály například inkoustovým tiskem. Výhodou je pak nízká hmotnost, pružnost a odolnost výrobku a možnost levnĂŠ výroby relativnĂŹ složitých elektronických obvodů v kusovĂŠm množství. V současnĂŠ dobĂŹ je nejvĂŹtší komerční aplikací tĂŠto technologie výroba velkoplošných obrazovek sestávajících z aktivních matic organických svítivých diod (OLED) a tenkovrstvých tranzistorů (TFT). Přitom zvládnutá technologie tištĂŹných tenkovrstvých tranzistorů otevírá možnosti výroby i složitĂŹjších logických obvodů na míru. Prezentace bude vĂŹnována převážnĂŹ praktickĂŠ části spojenĂŠ s tiskem. Seznámí s jednou z možných technologií tisku a předvede prototyp stroje, který se navrhuje na fakultĂŹ ve spolupráci s UPGM. Na závĂŹr ukážeme první praktickĂŠ pokusy a naznačíme problĂŠmy spojenĂŠ s výrobou prototypu tiskovĂŠho stroje.
Evoluční algoritmy jsou oblíbenou třídou optimalizačních algoritmů a to zejmĂŠna pro možnost jejich použití i v případĂŹ neznalosti teoretických aspektů řešenĂŠ Ăşlohy. Tyto algoritmy se mohou stát neefektivní při řešení Ăşloh hledání komplexních (zejmĂŠna opakujících se) struktur anebo v případech, kdy máme informace o povaze řešenĂŠ Ăşlohy a tyto nezaneseme do evolučního procesu. Jedna z hojnĂŹ využívaných technik řešících tyto nedostatky je použití pokročilĂŠho mapování generovaných genotypů na fenotypy představující hledaná řešení. Na semináři budou prezentovány dva z možných přístupů k tĂŠto problematice: Přístup inspirovaný přírodou (respektive literaturou a přednáškami z novĂŹ vzniklĂŠho předmĂŹtu na VFU -- Struktura a evoluce genomu) experimentálnĂŹ aplikovanĂŠ na Ăşlohu symbolickĂŠ regrese. A přístup matematický, kdy pro mapování genotyp-fenotyp použijeme matematicky vyjadřitelnou funkci mĂŹnící pravdĂŹpodobnostní rozložení generovaných řešení a tím mĂŹnící parametry fitness landscape, experimentálnĂŹ aplikovaný na řešní testovací Rastriginovu funkci.
ObecnĂŠ výpočty na grafických čipech jsou mladĂŠ a velmi rychle rostoucí odvĂŹtví s řadou zajimavých aplikací. GrafickĂŠ čipy (GPU) za poslední dekádu hrubým výkonem mnohonásobnĂŹ překonaly bϞnĂŠ procesory (CPU), jejich cena je ale stále přijatelná pro bϞnĂŠho uživatele. Proto stojí za to se zabývat jejich potenciálem při nasazení v informatickĂŠ praxi. Prezentace se zpočátku zamĂŹří na historii vývoje grafických karet a počátky jejich programovatelnosti. V následující části budou architektury CPU a GPU porovnány z hlediska pamĂŹÂových a výpočetních možností a budou zmínĂŹny výhody a nevýhody nasazení GPU pro obecnĂŠ výpočty. Teoretická část bude zakončena stručným představením výpočetního modelu frameworku CUDA firmy nVidia . NáslednĂŹ bude na příkladech demonstrována schopnost moderního GPU GTX 285. Praktická část se dále bude týkat nedostatků GPU, především Ăşzkeho hrdla sbĂŹrnice, vysokých latencí přenosů, vlivu počtu vláken na rychlost výpočtu a SIMD optimalizace použitĂŠho hardware obecnĂŹ.
Paralelizace evolučního návrhu je jeden ze způsobů, jak vyřešit problĂŠm vysokĂŠ výpočetní náročnosti evolučních algoritmů zabývajících se složitými problĂŠmy. Návrh pravidel celulárních automatů jistĂŹ mezi takovĂŠ složitĂŠ problĂŠmy patří. Mezi levnĂŠ platformy pro paralelní výpočty dnes patří GPU, kterĂŠ jsou schopny v nĂŹkterých případech za cenu stolního počítače nahradit superpočítače v cenĂŹ tisíců dolarů. PříspĂŹvek se zabývá paralelizací evolučního návrhu pravidel celulárních automatů na GPU, navrhuje možnĂŠ způsoby řešení a porovnává výkon dvou nejdostupnĂŹjších GPU v kategorii mid-end a high-end, včetnĂŹ hodnot urychlení pro evoluční návrh celulárních automatů.
PředmĂŹtem prezentace bude představení nĂŹkolika rekonfigurovatelných architektur a jejich vlastností. Zvláštní pozornost bude mimo jinĂŠ vĂŹnována FPGA firmy XILINX, kde budou ukázány základní principy a výhody částečnĂŠ dynamickĂŠ rekonfigurace. V prezentaci budou vysvĂŹtleny dostupnĂŠ prostředky a kroky, jak navrhovat pokročilĂŠ systĂŠmy založenĂŠ na FPGA s využitím principů částečnĂŠ dynamickĂŠ rekonfigurace, kterĂŠ lze mimo jinĂŠ využít i pro návrh systĂŠmů odolných proti poruchám. Budou popsány 3 typy odolných systĂŠmů vycházejících z architektur TMR a duplex, kterĂŠ jsou doplnĂŹnĂŠ o různĂŠ diagnostickĂŠ vybavení (hlídací obvody, komparátory, atd.) a rozdĂŹleny do rekonfigurovatelných modulů. V závĂŹru prezentace bude demonstrován kompletní postup návrhu a implementace odolnĂŠho systĂŠmu do FPGA Virtex5 a ovĂŹření jeho plnĂŠ funkčnosti i v dobĂŹ rekonfigurace jeho částí.
Ăloha klasifikace paketů je netriviální z teoretickĂŠho i praktickĂŠho hlediska. V teoretickĂŠ oblasti byly dokázány hranice prostorovĂŠ a časovĂŠ složitosti pro vyhledávání rozsahů ve vícedimenzionálních prostorech. V praktickĂŠ oblasti se potýkáme s nutností klasifikovat každý paket v čase nĂŹkolika nanosekund, a zároveň ukládat tisíce pravidel do přijatelnĂŹ drahĂŠ pamĂŹti. Ze stávajících algoritmů bude zamĂŹřena pozornost na algoritmy založenĂŠ na kartĂŠzskĂŠm součinu polí, a budou stručnĂŹ prezentovány jejich známĂŠ optimalizace. V závĂŹru budou uvedeny předpoklady pro další zdokonalování tĂŹchto algoritmů.
Tracking a state of network flows is fundamental for a wide range of network operations such as security analysis, traffic engineering, anomaly detection and bandwidth provisioning. On a high-speed backbone link, the intensity of traffic and the number of flows is so high that either packets must be dropped prior to being accounted or a focus is given only on particular flows. The presentation describes the second alternative, focusing on so called heavy-hitters, i.e., flows that account for a large share of the traffic. The goal is to keep state of a heavy-hitter flow since its very beginning which differentiate it from other methods based on observe-and-follow scheme (inherently loosing first few packets of each flow). The method is based on a system of N-way set-associative cache in which flow states in each line are maintained by a victim policy. The right victim policy is the key parameter responsible for expiration of small flows and preserving heavy-hitters. Genetic algorithm is applied to evolve novel victim policy performing better than for example LRU.
V prezentaci budou posluchači seznámeni s problematikou řešenou ve firemním projektu "Parkovací automaty". Dále bude prezentace zamĂŹřena na metody vedení projektu, plánování na komunikace se zákazníkem. (Pozn. Miloš Ohlídal je absolventem doktorskĂŠho studia na FIT.)
KvantovĂŠ zpracování informace studuje možnosti informatickĂŠho uplatnĂŹní zvláštních zákonitostí a jevů kvantovĂŠho svĂŹta. ZejmĂŠna se snaží identifikovat oblasti, v nichž tyto zákonitosti a jevy mohou být využity k dosažení výsledků přesahujících možnosti klasickĂŠho zpracování informace. Umožňuje například redukovat množství komunikace potřebnĂŠ k řešení nĂŹkterých distribuovaných problĂŠmů. O pseudotelepatii hovoříme v případĂŹ, že kvantovĂŠ zpracování informace je schopno zcela eliminovat potřebu komunikace. V první části přednášky budeme ve stručnosti prezentovat základní pojmy a principy kvantovĂŠho zpracování informace. Dále uvedeme obecnou definici pseudotelepatickĂŠ hry a tuto definici budeme ilustrovat na dvou příkladech. ZávĂŹr přednášky bude vĂŹnován přehledu nĂŹkolika důležitých problĂŠmů teorie pseudotelepatických her.
Přednáška se zamĂŹří na GPU z hlediska
programování obecných aplikací. Podíváme se na architekturu
GPU. Od tĂŠ se dostaneme k Ăşlohám, pro kterĂŠ ji lze efektivnĂŹ
využít a pro kterĂŠ naopak není vhodná. Seznámíme se se základy
OpenCL - momentálnĂŹ asi nejlepšího způsobu programování GPU.
Poslední část bude vĂŹnována aspektům kritickým pro výkon GPU
(stejnĂŹ jako moderních CPU) - zejmĂŠna jde o skoky a práci s
pamĂŹtí. Přednáška se sice zamĂŹří na GPU, nicmĂŠnĂŹ drtivá
vĂŹtšina přednášky je relevantní i pro moderní CPU. V blízkĂŠ
budoucnosti se navíc počítá s integrací grafických jader do
procesorů, takže je pro každĂŠho programátora užitečnĂŠ se s
problematikou seznámit.
CV: Jan Prach vystudoval FEL ĂVUT.
Vyvíjel enterprise Java aplikace a pracoval na počítačovĂŠm
vidĂŹní ve Švýcarsku. Nyní pracuje ve firmĂŹ Sun v Praze na
vývoji technologií kolem Javy. O GPGPU se zajímá už od dob
prvních programovatelných GPU. Na FEL ĂVUT obhájil diplomovou
práci na tĂŠma "Akcelerace algoritmů počítačovĂŠho vidĂŹní
na GPU".
Doktorandi 1. ročníku: J. Křivánek, M. Demín
Obsahem prezentace je příspĂŹvek, který byl prezentován na konferenci ICAIS 2009 (http://icais09.uni-klu.ac.at/). Bude popsán systĂŠm pro automatickou "predikci" chování mezinárodního trhu. SystĂŠm využívá evoluci v reálnĂŠm čase.
V prezentaci bude podána informace o letní škole ARTIST Summer School in Europe 2009, která se zabývala problematikou vestavĂŹných systĂŠmů.
Doktorandi 1. ročníku: P. Korček, P. Bartoš, P. PolĂłni
Doktorandi 1. ročníku: P. Kaštovský, P. Pospíchal, M. Kajan
Duplication and comparison has proven to be an efficient method for error detection using increased redundancy. Based on this generic principle dual core processor architectures with output comparison are being proposed for safety critical applications. Placing two instances of the same (arbitrary) processor on one die yields a very cost efficient "single chip" implementation of this principle. At the same time, however, the physical coupling of the two replica creates the potential for certain types of faults to affect both cores in the same way, such that the mutual checking will fail. This class of devastating coupling results is called common cause failures (CCFs), which constitutes a major part when calculating a redundant system's probability of failure. The key question here is how this type of coverage leakage relates to other imperfections of the duplication and comparison approach that would also be found using two cores on separate dies (such as coupling over a common power supply or clock). This thesis is concerned with the above question and analyzes several of the relevant physical coupling mechanisms and elaborate a model to decompose the genesis of a common cause fault into several steps. We present an experimental study showing that a very tight local and temporal coincidence of the fault effect in both replica is a crucial prerequisite for a common cause fault. Based on this quantitative input we can conclude from our decomposition model that the risk of common cause faults is low for physical coupling mechanisms with relatively slow propagation speed, such as thermal and mechanical effects.
Wavelet transforms, unlike traditional Fourier-based transforms, are able to provide a time-frequency representation of a signal. Therefore, a representation of a signal that shows its details and trends as a function of time is obtained. They have been proved useful in a wide range of applications like data compression, signal de-noising, pattern recognition... Finding a good wavelet function for a particular type of data is the real issue in the use of wavelet transforms. The computation of the transform is done, from a general point of view, as a series of filtering stages over the original signal. Calculation and tuning of the coefficients of these filters is, therefore, the crucial point in the wavelet transform design. For this reason, an evolutionary optimization of these coefficients is a possibility that deserves to be investigated. This approach to wavelet design has just been recently tackled by some research groups. This presentation will show the work done in the evolution of wavelets by means of evolutionary strategies for the compression of specific types of images.
V prezentaci bude představen aktuální výzkum skupiny VLSI FEL CVUT v oblastech diagnostiky, testování a spolehlivosti číslicových obvodů.
Eduard aneb lidová tvořivost v EDA
Pro
zobrazení BooleovskĂŠ funkce v EDA se používá mnoho formalismů,
jejichž vzájemný převod mívá exponenciální složitost, navíc
nejsou kanonickĂŠ a proto nejsou převoditelnĂŠ beze ztráty
informace. BϞnĂŠ univerzitní systĂŠmy (SIS, ABC, Espresso)
používají vždy jediný formalismus, který je vázán na
formulaci jejich algoritmů. Jádrem experimentálního systĂŠmu
Eduard je datová struktura, která dovoluje hybridní popis
(libovolnĂŠho) logickĂŠho obvodu strukturou a chováním. SystĂŠm je
neutrální vůči formalismům a v tomto smĂŹru rozlišitelný. Je
bezeztrátový vůči importovaným datům. Podporuje skriptování
(Tcl/Tk) a GUI na bázi Tk. Nad základní strukturou operuje
dotazovací vrstva (ve vývoji) a dále importní a exportní
procesy. SystĂŠm byl zatím použit pro nĂŹkolik studentských prací.
Nachytali jsme na švestkách vĂŹtšinu syntĂŠzních
nástrojů (a víme, čím to je)
Umíme generovat pomĂŹrnĂŹ
velkou třídu příkladů pro logickou syntĂŠzu, u nichž je známa
horní mez velikosti implementace. Obvody vznikají složením
libovolnĂŠho obvodu originálního (např. benchmarku) a paritního
stromu na výstupu, s následným převodem celĂŠho obvodu do
dvojĂşrovňovĂŠ reprezentace. NĂŹkterĂŠ z tĂŹchto obvodů jsou pro
vĂŹtšinu nástrojů velmi obtížnĂŠ _ výsledek je až dvacetkrát
horší, než horní mez. V tom jsou podobnĂŠ příkladům, kterĂŠ
publikovali Cong a Minkovich. Zjistili jsme, že v případĂŹ
paritních příkladů je problĂŠm v neschopnosti nástrojů provĂŠst
obecnou bidekompozici buĂŻ vůbec, nebo vzhledem k operátorům XOR.
V případĂŹ příkladů Conga a Minkoviche je na vinĂŹ neschopnost
zanedbat (nevhodnou) strukturu vstupního popisu. Na základĂŹ toho
formulujeme požadavky na reprezentaci obvodu a schopnosti nástroje,
který by byl prost takových nepříjemných překvapení.
Spolehlivost a bezpečnost zelezničních
zabezpečovacích zařízení
PraktickĂŠ využití teoretických
metod pro zvyšování a řízeni spolehlivostních ukazatelů při
návrhu systĂŠmů s programovatelným hardwarem (FPGA). Použití
redundance na různých Ăşrovních (zdvojení, ztrojeni - TMR, dual
TMR). Vše dokumentováno na Markovských modelech pro obnovovanĂŠ
systĂŠmy vytvořených na základĂŹ systĂŠmů již používaných v
praktickĂŠm nazazení na českých železnicích Správou železniční
dopravní cesty (SĹ˝DC).
In the brain, neurons are extremely complex cells whose morphology grows and changes in response to the external environment. However, it has been evident for a long time that Artificial Neural Networks have learning abilities that are insignificant compared with some of the simplest biological brains. Why? We argue that we understand enough neuroscience to create much more sophisticated models and we have now have the computational power to implement them. We have created a model of a neuron that requires seven programs. The neural network that occurs by running these programs has a highly dynamic morphology in which neurons grow, and die, and neurite branches together with synaptic connections form and change. We use a form of evolutionary computation called genetic programming to obtain programs that build learning networks. We have evaluated the capability of these networks on two classic problems in Artificial Intelligence: Wumpus world and the game of draughts (checkers).
Prezentace bude zamĂŹřena na nĂŹkterĂŠ zajímavosti z třímĂŹsíční stáže v Computer Labs, University of Cambridge. Především se zamĂŹří na krátkĂŠ seznámení s platformou NetFPGA a naváže popisem dvou projektů, na kterých jsem v rámci pobytu pracoval. Do detailu bude rozebrán projekt vĂŹnující se identifikaci aplikací v síÂovĂŠm provozu, který využívá nĂŹkterých vlastností síÂovĂŠho provozu pro hybridní implementaci "OrganizĂŠru aplikačního provozu". Ten je založen na spolupráci počítače a NetFPGA. SystĂŠm dovoluje velmi přesnĂŹ identifikovat a následnĂŹ organizovat provoz s minimálním zpozdĂŹním na gigabitových rychlostech.
V prezentaci budou představeny prostředky a nástroje pro částečnou dynamickou rekonfiguraci.V první části budou popsány základní hardwarovĂŠ a softwarovĂŠ požadavky rekonfigurace. Druhá část se bude detailnĂŹ zabývat postupem vytváření rekonfigurovatelnĂŠho designu. ZávĂŹrečná část se bude vĂŹnovat podpoře částečnĂŠ rekonfigurace ze strany dodavatelů FPGA.
L. Ĺ˝aloudek: Sebeopravující se masivnĂŹ paralelní
výpočetní systĂŠmy
M. Ĺ˝ádník: Modelování a optimalizace
monitorování síÂových toků
P. Mikušek: Dekompoziční
techniky pro aplikačnĂŹ specifickĂŠ systĂŠmy
As a PhD student doing a short stay at the Department of Computer Systems @ FIT, the main objective of this presentation is give an overview of "who am I". Therefore, I will briefly talk about my home institution in Spain, Universidad PolitĂŠcnica de Madrid, the Faculty I am actually enrolled at and the department/group where I do my research, Industrial Electronics Centre. After that, I will follow with a quick flashback of some projects I have developed in the past to finish with my current research interests and master lines of my PhD thesis.
Prezentace se zamĂŹřuje na tĂŠmatiku vyhledávání regulárních výrazů ve vysokorychlostním síÂovĂŠm provozu. V první části prezentace budou diskutovány různĂŠ přístupy k pojmu regulární výraz používanĂŠ v oblasti vyhledávání vzorů. PotĂŠ budou stručnĂŹ zmínĂŹny problĂŠmy související s vysokými propustnostmi, kterých musí vyhledávací jednotky dosahovat, a následnĂŹ budou shrnuty základní principy, kterĂŠ se využívají ve State-of-the-art implementacích vyhledávacích jednotek.
Přednáška pojednává o skupinĂŹ algoritmů klasifikace paketů založených na kartĂŠzskĂŠm součinu. Tyto algoritmy dosahují velmi velkĂŠ paketovĂŠ rychlosti, jejich nevýhodou je ale velká pamĂŹÂová náročnost, která je v nejhorším případĂŹ exponenciální. Nová metoda pro snížení velikosti potřebnĂŠ pamĂŹti pracuje na principu generalizačních pravidel. Na základĂŹ tĂŹchto pravidel dochází ke zobecňování dílčích výsledků klasifikace při zachování informace potřebnĂŠ ke správnĂŠ klasifikaci paketu. Výsledky ukazují na výraznou Ăşsporu pamĂŹti v nĂŹkterých případech.
V prezentaci bude popsán Age-Layered Population Structure (ALPS) algoritmus, který je primárnĂŹ navržen k udržování diverzity v genetickĂŠm programování. Pro použití s kartĂŠzským genetickým programováním (CGP) byl tento algoritmus upraven a ovĂŹřen v Ăşloze návrhu obrazových filtrů. Výkonnost tohoto algoritmu byla porovnána se standardním algoritmem používaným v CGP.
Výklad bude zamĂŹřen jak na návrh polymorfních obvodů se dvĂŹma funkcemi, tak především na jejich následnou optimalizací s ohledem na počet logických členů obvodu. Bude ukázáno, že způsob, jakým je obvod navržen, se významnĂŹ odráží na výslednĂŠ optimalizaci.
Výklad bude zamĂŹřen na nĂŹkterĂŠ zajímavosti a zkušenosti z dvoutýdenní stáže na Department of Informatics, University of Oslo a na činnosti, kterĂŠ byly v průbĂŹhu pobytu vykonávány. ProbĂŹhne seznámení s experimenty evolučního návrhu obvodů pomocí celulárních automatů (CA) se zavedením nĂŹkterých dodatečných rozšíření, zejmĂŠna parametru L-back známĂŠho z kartĂŠzskĂŠho genetickĂŠho programování (CGP) a možnosti volby počtu bunĂŹk CA nezávisle na velikosti cílovĂŠho obvodu. Dále bude zmínĂŹn jeden z přístupů k evolučnímu návrhu obrazových filtrů a výsledky, kterých bylo tímto dosaženo. V závĂŹru bude uveden plán spolupráce obou institucí.
Evolutionary Computing is search algorithms based on the mechanisms of natural evolution and survival of the fittest. It can be applied to problem solving in general as well as more specifically to the design of hardware. We have been evolving hardware for a set of different applications including signal and image classification tasks. Examples of our work on this will be included in the talk. However, the talk will start with an introduction to our Department of Informatics followed by an introduction to the different projects at our Robotics and Intelligent Systems research group including applying evolutionary computing in robotics.
Jim Torresen received his M.Sc. and Dr.ing. (Ph.D) degrees in computer architecture and design from the Norwegian University of Science and Technology, University of Trondheim in 1991 and 1996, respectively. He has been employed as a senior hardware designer at NERA Telecommunications (1996-1998) and at Navia Aviation (1998-1999). Since 1999, he has been a professor at the Department of Informatics at the University of Oslo (associate professor 1999-2005). Jim Torresen has been a visiting researcher at Kyoto University, Japan for one year (1993-1994) and four months at Electrotechnical laboratory, Tsukuba, Japan (1997 and 2000). His research interests at the moment include reconfigurable hardware, evolvable hardware, system-on-chip design and applying this to complex real-world applications. Several novel methods have been proposed. He has published a number of scientific papers in international journals, books and conference proceedings. He is in the program committee of more than ten different international conferences as well as a regular reviewer of a number of international journals (mainly published by IEEE and IET). He also acts as an evaluator for proposals in EU FP7.
Main objective of this presentation is to outline the possible ways how to achieve a substantial acceleration in case of advection-diffusion equation (A-DE) calculation, which is commonly used for a description of the pollutant behavior in atmosphere. A-DE is a kind of partial differential equation (PDE) and in general case it is usually solved by numerical integration due to its high complexity. These types of calculations are time consuming thus the main idea here is to adopt CUDA platform and commodity GPU card to do the calculations in a faster way. The solution is based on Runge-Kutta method to handle the integration. As a matter of fact, the selected approach involves number of auxiliary variables and thus the memory management is critical in order to achieve desired performance. Several variants of the solution have been implemented where each one use a different memory access scheme. Detailed evaluation is provided where the obtained results show a tremendous processing speed up in comparison to CPU.
Využití umĂŹlĂŠ inteligence a přírodou inspirovaných algoritmů v aplikacích, a to zvláštĂŹ tĂŹch, kde hraje roli zpracování dat v reálnĂŠm čase, se často neobejde bez hardwarovĂŠ akcelerace. Typickou oblastí je zpracování multimediálních dat v reálnĂŠm čase. Současný rozvoj technologií pro výrobu čipů poskytuje širokĂŠ spektrum platforem, a to jak zákaznickĂŠ obvody ASIC (Application-Specific-Integrated-Circuit) a obvody FPGA (Field-Programable-Gate-Array), tak i řadu dnes dostupných specializovaných architektur jako jsou instrukční sady SIMD (SSE), vícejádrovĂŠ symetrickĂŠ nebo heterogenní procesory. Přednáška se zamĂŹřuje na využití lineárnĂŹ aproximovaných funkcí pro implementaci perceptronů a RBF neuronů na obvodech FPGA. Dále pak seznamuje s architekturou procesorů Cell a jejím využitím pro paralelní výpočty. Představuje opensource balík CIVToolkit, který je vyvíjen jako knihovna algoritmů pro procesory Cell. ZávĂŹr přednášky je vĂŹnován využití moderních grafických akcelerátorů pro negrafickĂŠ výpočty v oblasti výpočetní inteligence.
Testovatelnost patří k nejdůležitĂŹjším faktorům, kterĂŠ jsou zákazníkem vyžadovány spolu se spolehlivostí, rychlostí, spotřebou, cenou atd. Odhad testovatelnosti silnĂŹ závisí na přesnosti informace, z níž vychází metody tzv. analýzy testovatelnosti. Na semináři budou představeny následující výsledky předchozího výzkumu v oblasti analýzy testovatelnosti datových cest číslicových obvodů: princip navrženĂŠho algoritmu analýzy testovatelnosti, struktura knihoven použitých k uchování potřebnĂŠ informace vycházející z tzv. transparentních modelů, knihovna TASTE a příklad aplikace založenĂŠ na využití funkcí tĂŠto knihovny.
V prezentaci bude představen nový algoritmus iterativní dekompozice pro vícevýstupovĂŠ BooleovkĂŠ funkce s vestavĂŹnou heuristikou pro uspořádání promĂŹnných. Algoritmus vytváří kaskádu náhledových tabulek (look-up table, LUT) a současnĂŹ suboptimální vícekoncový binární rozhodovací diagram (Multi-Terminal Binary Decision Diagram, MTBDD). Přístup je ilustrován na praktických příkladech třech typů arbitrů.
Scheduling of collective communications (CC) in interconnection networks possibly containing faulty links has been done with the use of the evolutionary techniques. Inter-node communication patterns scheduled in the minimum number of time slots have been obtained. The results show that evolutionary techniques often lead to ultimate scheduling of CC that reaches theoretical bounds on the number of steps. Analysis of fault tolerance by the same techniques revealed graceful CC performance degradation for a single link or node fault. Once the faulty region is located, CC can be re-scheduled during a recovery period.
Prezentace do značnĂŠ míry odlehčuje typická vĂŹdecká tĂŠmata seminářů a zabývá se srovnáním komerčního a akademickĂŠho svĂŹta v oblasti sítí, monitoringu sítí a hardwarovĂŹ akcelerovaných zařízení. NĂŹkdy až vtipnĂŠ ale na druhou stranu z důvodu zpĂŹtnĂŠ vazby pro výzkum velmi cennĂŠ zkušenosti jsou v závĂŹru doplnĂŹny námĂŹty na možnou bližší spolupráci obou sfĂŠr.
Klasifikace paketů je proces, který každĂŠmu paketu přiřadí jedno odpovídající pravidlo z předem zadanĂŠ množiny pravidel, uspořádanĂŠ podle priority. Takovou operaci je nutnĂŠ provádĂŹt v mnoha síÂových zařízeních, typickým příkladem je firewall - paketový filtr. OpodstatnĂŹným požadavkem správců sítí je potom deterministickĂŠ chování systĂŠmu, zejmĂŠna konstantní propustnost. Takovou vlastnost dnes mají pouze zařízení využívající TCAM k uložení pravidel. Nevýhody TCAM (vysová cena, spotřeba) odstraňují algoritmickĂŠ přístupy k řešení problĂŠmu, kterĂŠ však nedosahují konstantní propustnosti. V diplomovĂŠ práci jsem navrhnul nový algoritmus klasifikace paketů, který pro každý paket přistoupí právĂŹ dvakrát do externí pamĂŹti, nezávisle na počtu a složitosti pravidel, i na typu paketu. V doktorskĂŠm studiu se chci zamĂŹřit především na snížení pamĂŹÂovĂŠ náročnosti algoritmu. Ačkoliv pamĂŹÂová složitost je v nejhorším případĂŹ exponenciální, zdá se že pro bϞnĂŠ množiny pravidel lze provĂŠst nĂŹkolik triků pro významnĂŠ ušetření pamĂŹti.
V prezentaci budou představeny výsledky diplomovĂŠ práce na tĂŠma rychlĂŠ vyhledávání regulárních výrazů v technologii FPGA. Pro vyhledávání je použito deterministických konečných automatů. VysokĂŠ rychlosti je dosaženo pomocí transformace vstupní abecedy, což umožňuje akceptování více vstupních znaků v jedinĂŠm kroku automatu. Výsledný automat má obrovskou, ale řídce zaplnĂŹnou tabulku přechodů. Práce diskutuje algoritmy perfektního hashování, kterĂŠ umožňují vyhledávat v tabulce přechodů v konstantním čase. Na závĂŹr budou diskutovány další možnĂŠ smĂŹry výzkumu, který bude provádĂŹn v rámci disertační práce.
V prezentaci jsou diskutovány nynĂŹjší způsoby identifikace aplikačních protokolů uprostřed síÂovĂŠ infrastruktury a jejich problĂŠmy. Dále bude představen model identifikace aplikačních protokolů a výsledky simulací navrženĂŠho modelu. V závĂŹru prezentace bude představena navržená architektura sondy pro identifikaci aplikačních protokolů a dosaženĂŠ výsledky. Bude prezentována problematika extrakce položek z hlaviček síÂových protokolů s ohledem na využití v různých síÂových aplikacích. Bude představen prototyp extrakční jednotky a takĂŠ budou diskutovány optimalizace a další smĂŹry vývoje v tĂŠto oblasti.
V prezentaci jsou představeny základní myšlenky a experimenty s aplikací hlídacích obvodů do architektur respektujících odolnost proti poruchám. Je nastínĂŹná předpokládaná metodika pro generování různých posloupností FT architektur s různou Ăşrovní zabezpečení a jejich implementace do obvodů FPGA. Diskutovány jsou takĂŠ prvotní výsledky experimentů z tĂŠto metodiky. V závĂŹru prezentace bude nastínĂŹn smĂŹr dalších dílčích kroků při řešení navrhovanĂŠ metodiky.
Modern GPUs with their huge computing capacity and massive parallel architecture are beginning to be used in various fields of computer science as an acceleration unit for scientififc computation. In this presentation a brief description of the NVIDIA CUDA computing system will be given. Two applications illustrating the possibilities of this framework will be discussed - execution speed-up of Matlab-based methods useful for image compression and Cartesian Genetic Programming (CGP) paradigm acceleration.
The presentation will be comprising of two parts: (1) The general aspects of Indian life, culture, education system and prominent places to visit. (2) The sceintific aspects of how the Matlab Inbuilt fucntions could be potentitally accelerated with CUDA (Compute Unified Device Architecture) primarly focussing on the functions related to wavelet image compression.
Na semináři bude uveden přehled metod pro optimalizaci funkcí reálných parametrů. Soustředíme se na metody přímĂŠho prohledávání, tedy na situaci, kdy o optimalizovanĂŠ funkci nic nevíme (např. neznáme derivace). Od stručnĂŠho přehledu klasických metod se přes evoluční strategie dostaneme k algoritmům typu EDA a k algoritmu CMA-ES, který je v současnĂŠ dobĂŹ považován za špičku v tĂŠto oblasti. Ăinnost nĂŹkterých algoritmů bude demonstrována graficky.
Na semináři bude představeno polymorfní hradlo NAND/NOR řízenĂŠ napájecím napĂŹtím, kterĂŠ bylo realizováno technologií AMIS 0,7 mikronů v rámci projektu Metody návrhu polymorfních číslicových obvodů (GAĂR 102/06/0599). Dále bude uveden prototyp samočinnĂŹ testovatelnĂŠ sčítačky, která toto hradlo využívá. Na závĂŹr budou diskutovány další potenciální aplikace polymorfních hradel.
Zatímco při vývoji softwarových aplikací se relativnĂŹ dávno přešlo od jazyka strojových instrukcí k objektovĂŹ orientovaným přístupům, při vývoji programovatelnĂŠho hardware se stále nejvíce využívají jazyky VHDL a Verilog z 80.let minulĂŠho století. Cílem mĂŠ dizertační práce je proto vytvořit metodiku pro rychlou tvorbu síÂových aplikací s využitím komponentovĂŠho programování a dále metodiku pro automatickĂŠ zabezpečení systĂŠmů na různých Ăşrovních s cílem dosáhnout vyšší bezpečnosti a odolnosti proti poruchám. V rámci prezentace budou představeny teoretická východiska, doposud navrženĂŠ metody a smĂŹry dalšího vývoje mĂŠ dizertační práce.
V prezentaci budou představeny výsledky evolučního návrhu násobiček, kterĂŠ produkují součin vstupní hodnoty x s nĂŹkolika předem definovanými konstantními koeficienty. TĂŹchto koeficientů může být i nĂŹkolik desítek. TakovĂŠ násobičky je výhodnĂŠ použít při obvodovĂŠ implementaci číslicových filtrů. Navržená metoda je v určitých případech schopna vylepšit nejlepší známá řešení.
Celulární automat (CA) se jeví jako slibný výpočetní model pro budoucí masivnĂŹ paralelní výpočetní systĂŠmy. Důležitými předpoklady pro vznik takových systĂŠmů jsou rychlá konfigurace a odolnost proti poruchám. Sebereplikace by mohla být řešením tĂŹchto požadavků. Prezentace bude obsahovat přehled současných technik sebereplikace a zmínĂŹny budou i nĂŹkterĂŠ fyzickĂŠ platformy implementující CA, jako např. Embryonics či Cell Matrix.
Náplní tĂŠto prezentace bude představit jazyk PSL z hlediska jeho praktickĂŠho využití. Dále bych chtĂŹl ukázat výhody a problĂŠmy, kterĂŠ se mohou vyskytnout při návrhu obvodů s použitím jazyka PSL v simulačním programu MODELSIM. V další části představím využití softwaru FoCs od firmy IBM.
V rámci prezentace budou představeny tři malĂŠ instance rekonfigurovatelných obvodů a budou analyzovány jejich vlastnosti pomocí hrubĂŠ síly a evolučního algoritmu. Ačkoli jsou navrženĂŠ obvody velmi podobnĂŠ, vykazují značnĂŠ rozdíly zejmĂŠna v počtu možných unikátních implementovatelných logických funkcí, citlivosti funkce na inverzi bitů v konfiguračním řetĂŹzci a průmĂŹrnĂŠm počtu generací evolučního algoritmu potřebných k nalezení žádanĂŠ funkce. Pokud se nám podaří identifikovat citlivĂŠ bity rekonfigurovatelnĂŠho obvodu, můžeme tuto znalost zahrnout do evolučního algoritmu.
Prezentace v Ăşvodu popisuje virtualizaci počítače zejmĂŠna z hlediska vstupnĂŹ/výstupních síÂových operací. Dále jsou zmínĂŹny problĂŠmy spojenĂŠ s virtualizací a je navrženo jejich řešení.
V rámci prezentace bude představena metodika návrhu polymorfních obvodů. Bude prezentována konstrukce binárních rozhodovacích diagramů, způsoby redukce diagramů a následnĂŹ jejich syntĂŠza do polymorfního obvodu. V závĂŹru prezentace budou uvedeny výsledky provedených experimentů na vybraných obvodech.
Tento seminář se bude zabývat dvĂŹma oddĂŹlenými tĂŠmaty. Nejprve bych rád představil novĂŠ metody a dosaženĂŠ výsledky v oblasti optimalizace skupinových komunikačních vzorů, kterĂŠ vedly k výraznĂŠmu urychlení samotnĂŠho procesu optimalizace. Díky tĂŹmto akceleračním heuristikám byla rovnϞ nalezena nová teoretická dolní mez časovĂŠ složitosti, jenž najde svĂŠ uplatnĂŹní především u speciálních propojovacích sítí. Druhou část semináře se budu zabývat paralelizací pokročilĂŠho evolučního algoritmu BMDA. NovĂŹ navržená technika využívá metody přenosu a kombinace dílčích pravdĂŹpodobnostních modelů za Ăşčelem akcelerace optimalizace při zachování vysokĂŠ efektivity danĂŠho algoritmu.
Při návrhu moderních číslicových obvodů se čím dál častĂŹji dostává do popředí požadavek na nízký příkon návrhu při zachování jeho dobrĂŠ testovatelnosti. Při použití bϞnĂŹ dostupných DfT nástrojů lze sice dosáhnout pomĂŹrnĂŹ dobrĂŠ testovatelnosti, nicmĂŠnĂŹ příkon bĂŹhem aplikace takto vygenerovaných testů je často vyšší ve srovnání s příkonem v bϞnĂŠm funkčním režimu. V příspĂŹvku bude představena metoda pro optimalizaci testů generovaných profesionálním nástrojem pro nízký příkon. Další část příspĂŹvku bude vĂŹnována optimalizaci testu pro nízký příkon s využitím transparentních datových cest (I-cest).
Seminář se bude zabývat poslední verzí formálního modelu testovatelných bloků (TB). Dále pak představím problĂŠmy, kterĂŠ nastávají při použití metodiky rozdĂŹlení obvodu na TB a jejich řešení.
V prezentaci bude představena metoda pro optimalizaci testu obvodu, která vychází ze zmĂŹny funkce vnitřních prvků obvodu před započetím testu. Taková zmĂŹna za jistých předpokladů může vĂŠst ke zlepšení parametrů testů obvodu jako např. ke snížení potřebnĂŠho počtu testovacích vektorů nebo zlepšení pokrytí poruch. Bude představena deterministická metoda nacházení možných zmĂŹn funkce vnitřních prvků obvodu a výsledky tĂŠto metody nad benchmarkovou sadou ISCAS85. Na závĂŹr budou diskutovány možnosti provádĂŹní zmĂŹn funkce vnitřních prvků v reálných obvodech.
V poslední dobĂŹ se stále častĂŹji využívá v oblasti evolučního návrhu tzv. kartĂŠzskĂŠ genetickĂŠ programování (CGP), kterĂŠ bylo původnĂŹ vytvořeno pro návrh kombinačních obvodů. CGP používá pomĂŹrnĂŹ specifický způsob reprezentace a kĂłdování kandidátního řešení. Narozdíl od genetickĂŠho programování využívajícího n-ární strom, je reprezentace CGP mnohem bližší řešenĂŠmu problĂŠmu. Další výhodou je nemĂŹnný počet uzlů, který mj. umožňuje efektivní hardwarovou realizaci. Známými problĂŠmy evolučního návrhu jsou však pomĂŹrnĂŹ špatná škálovatelnost a značná doba potřebná k nalezení požadovanĂŠho řešení, která navíc exponenciálnĂŹ závisí na počtu vstupů (v případĂŹ evolučního návrhu komb. obvodů). Tento problĂŠm lze částečnĂŹ překonat nasazením vyššího výpočetního výkonu a paralelizací výpočtu. Jinou možností je využít hardwarový akcelerátor, který umožňuje výraznĂŠ zkrácení doby nutnĂŠ k nalezení požadovanĂŠho řešení. Prezentace je rozdĂŹlena na tři části. Cílem první části je představit možnosti akcelerace CGP a dosaženĂŠ výsledky. Výsledky budou demonstrovány na Ăşloze evolučního návrhu kombinačních obvodů. Druhá část bude zamĂŹřena na možnosti optimalizace počtu použitých hradel. Na závĂŹr bude představena hardwarová platforma využívající FPGA Virtex II Pro. Tato platforma umožňuje řešit řadu problĂŠmů -- např. regresi v oblasti celých čísel, evoluční návrh kombinačních obvodů, evoluční návrh řadicích sítí, evoluční návrh násobiček využívajících pouze sčítání a posuvy apod.
Ve dnech 12.11. až 16.11. probíhal pod záštitou Akademie vĂŹd ĂR kurz základů vĂŹdeckĂŠ práce. V rámci tohoto kurzu probĂŹhlo více než 15 přednášek. Seminář Ăşčastníkům přiblíží poslání kurzu a pokud možno i náplň jednotlivých přednášek.
V prezentaci jsou představeny základy jazyka PSL (Property Specification Language) a způsob vytváření hlídacích obvodů pomocí tohoto jazyka. Součástí prezentace je takĂŠ představení nástroje FoCs firmy IBM pro překlad vlastností hlídacích obvodů popsaných v PSL do VHDL, Verilogu nebo C++. V závĂŹru je demonstrován příklad hlídacího obvodu pro protokol LocalLink firmy XILINX získanĂŠho jako VHDL komponenta z popisu specifikace protokolu v jazyce PSL.
The contents of this presentation is primarily focused on multidimensional image processing techniques and their applications. At first selected contemporary methods will be briefly discussed. However, an adequate representation of geometric features within an image or exploitation of multidimensional information dependency is desirable. In this context main attention will be given to extension of wavelet methods and deployment of multidimensional filter banks. The conclusion suggests possibilities for hardware acceleration and contains also preliminary experiments.
V prezentaci je představena platforma NetCOPE pro rychlý vývoj (nejen) síÂových aplikací nad technologií FPGA. Platforma zahrnuje protokol pro přenos dat ve formĂŹ rámců, vstupní a výstupní síÂovĂŠ bloky, vysokorychlostní propojení se softwarovou vrstvou a sadu jednotek pro analýzu a zpracování síÂovĂŠho provozu. Mimo klíčových bloků platformy NetCOPE budou představeny ukázkovĂŠ aplikace nad touto platformou, bude uvedeno srovnání s platformou NetFPGA a budou uvedeny smĂŹry dalšího vývoje.
The presentation will cover the area of finite state machine (FSM) localization in intellectual property (IP) softcores. A set of behavioral notation softcores with FSM, called controllers, was analyzed by currently developed 3PE heuristic method and the results of these experiments will be presented.
Mezi klasickĂŠ techniky používanĂŠ pro řízení postav v akčních a RPG hrách patří konečnĂŠ automaty, pravidlovĂŠ systĂŠmy a architektura BDI - obecnĂŹ techniky reaktivního plánování. ProblĂŠm nastává v okamžiku, kdy chceme simulovat veliký svĂŹt, ve kterĂŠm se navíc odehrává nĂŹjaký příbĂŹh. ZaprvĂŠ jsme limitováni omezenými výpočetními zdroji - nelze simulovat celý svĂŹt detailnĂŹ. ZadruhĂŠ potřebujeme zvlášÂ representovat osnovu příbĂŹhu, který se může rozvíjet na nĂŹkolika místech zároveň (svĂŹt je veliký) - tuto osnovu totiž nelze "schovat" do reaktivních plánů postav. První část přednášky podává Ăşvod do problematiky level of detail AI, tedy techniky na automatickĂŠ zjednodušování simulace, která nejsou ve středu dĂŹní. Technika je analogií "grafickĂŠ level of detail", jež se používá na zjednodušení representace scĂŠny v místech dále od pozorovatele, a tím zrychlení jejího zobrazení. Místo zjednodušení representace scĂŠny se ale pracuje se zjednodušováním celĂŠho prostoru a reaktivních plánů postav. Druhá část přednášky podává Ăşvod do problematiky storytellingu a zabývá se jednou konkrĂŠtní technikou pro representování osnov v příbĂŹhů, jež staví na Petriho sítích. Oproti jiným technikám je tato vhodná pro velikĂŠ virtuální svĂŹty. Budou ukázány i prototypovĂŠ implementace obou mechanismů.
StavovĂŠ automaty (konečnĂŠ převodníky) lze využívat jako prediktory skoků v procesorech. Ke konstrukci tĂŹchto prediktorů lze použít evoluční algoritmy. Takto navrženĂŠ prediktory jsou ale optimalizovány pro bĂŹh jednĂŠ skupiny programů, pro kterĂŠ byly navrženy. V jiných skupinách selhávají. V prezentaci bude posán systĂŠm pro online evoluci prediktorů za bĂŹhu programu, kterĂŠ se dokáží adaptovat a zlešovat tak svoji výkonnost.
Na semináři bude představen současný stav problematiky evoluční optimalizace v dynamickĂŠm prostředí, včetnĂŹ testovacích Ăşloh. Bude vĂŹnována pozornost klasifikaci dynamických optimalizačních problĂŠmů. V závĂŹru budou prezentována východiska disertační práce.
Ing. Petr Mikušek: Přenosem spouštĂŹnĂŠ
architektury, dekompoziční techniky pro aplikačnĂŹ specifickĂŠ
systĂŠmy
Ing. Jiří Tobola: NetCOPE - platforma pro rychlý
vývoj síÂových aplikací
Ing. Jan Winter: BezpečnĂŠ propojení počítačů -
Zamyšlení k tĂŠmatu disertace
Ing. Michal Pajgrt: ProgramovĂŠ
vybavení pro komunikaci a nastavení jednotky pro sbĂŹr dat JSD600
Ing. Tomáš Pečenka: Prostředky a metody pro
automatickĂŠ generování testovacích obvodů
Ing. Miloš
Ohlídal: Evolutionary design of collective communication based on
prediction of conflicts in interconnection networks
Ing. M. Ĺ˝ádník - Zkoumání síÂovĂŠho provozu na
Ăşrovni toků
Ing. L. Ĺ˝aloudek - Od evolučního návrhu na
Ăşrovni tranzistorů k výpočetním architekturám pro
nanotechnologie
Ing. L. Ăapka - Akcelerace grafických operací
v FPGA, evoluční optimalizace první fáze syntĂŠzy číslicovĂŠho
obvodu
Prezentace bude obsahovat popis struktury systĂŠmu schopnĂŠho evolvovat prediktory časových řad (vývoj kurzů ve FOREXu) s adaptací na mĂŹnící se prostředí. Bude popsána funkce prediktoru, nĂŹkterĂŠ implementační detaily a problĂŠmy, kterĂŠ jsou s tím spojenĂŠ. Součástí bude shrnutí práce za jeden rok doktorskĂŠho studia a plán budoucích prací.
V rámci prezentace budou uvedeny nĂŹkterĂŠ z nových smĂŹrů v oblasti komprese dat. Pozornost bude vĂŹnována především metodám hyperspektrální komprese, a už v podobĂŹ rozšíření možností klasických transformačních metod nebo zcela nových postupů. Rovnež bude nastínĂŹno využití komprese pro zpracování medicínských dat. Součástí prezentace bude i stručnĂŠ shrnutí práce v prvním ročníku doktorskĂŠho studia a plán budoucích prací.
Prezentace se bude zabývat návrhem novĂŠ metodologie využití rekonfigurace FPGA v diagnostice a tvorbou systĂŠmů odolných proti poruchám. Navržená metodika je založená na automatizovanĂŠm vytváření hlídacích obvodů pro testování správnĂŠho chování komunikačních protokolů. Na základĂŹ formálního popisu chování protokolu v definičním jazyce je vygenerována odpovídající VHDL komponenta, která detekuje stavy neodpovídající specifikaci danĂŠho protokolu. Dále bude uvedenĂŠ, co je z disertace hotovo a představen plán dalších činností.
Prezentace bude obsahovat novĂŠ výsledky v oblasti zvyšování testovatelnosti IP jader v behaviorální formĂŹ zápisu, včetnĂŹ formálních metod, experimentů, a dalšího plánovanĂŠho výzkumu. Součástí prezentace bude i shrnutí výsledků z oblasti disertační práce a plán pro další postup.
Prezentace se bude vĂŹnovat možnosti využití evolučních algoritmů pro návrh bezpečnostních protokolů (konkrĂŠtnĂŹ 'amplifikačních' protokolů používaných pro zvýšení bezpečnosti sdílenĂŠho klíče v částečnĂŹ kompromitovaných sítích) a Ăştočníkových strategií pro rozmisÂování odposlouchávacích uzlů v bezdrátových sensorových sítích. Při návrhu protokolů je kvalita (fitness) kandidátních protokolů hodnocena s využitím síÂovĂŠho simulátoru namísto formálního verifikačního nástroje. Tuto zámĂŹnu lze provĂŠst, nebo hledaný protokol popisuje způsob kompozice z jednodušších podprotokolů, u kterých lze korektnost formálnĂŹ ovĂŹřit a kterĂŠ lze bezpečným způsobem komponovat. Lze tak dosáhnout velmi jemnĂŠho odstupňování kvality hodnocenĂŠho protokolu jako pomĂŹr bezpečných komunikačních linek vůči kompromitovaným. Všechny dosud publikovanĂŠ protokoly pro zkoumaný problĂŠm byly znovunalezeny a protokol s vyšší ĂşspĂŹšností resp. výraznĂŹ menší zprávovou náročností byl objeven. Při návrhu Ăştočníkových strategií byl hledán vzor pro rozmisÂování odposlouchávacích uzlů tak, aby Ăştočník maximalizoval počet kompromitovaných komunikačních linek v síti, opĂŹt byla fitness počítána s využitím simulátoru.
V prezentaci budou uvedeny možnosti využití polymorfních hradel při testování konvenčních obvodů. Bude představen přístup využívající polymorfní hradla, který vede k redukci potřebnĂŠho počtu testovacích vektorů pro test obvodů. Dále budou uvedeny výsledky prvních experimentů na základních obvodech s využitím uvedenĂŠho přístupu. Na závĂŹr prezentace bude uveden předpokládaný smĂŹr následujících prací.
V prezentaci budou shrnuty aktuální výsledky v oblasti syntĂŠzy polymorfních obvodů. Součástí prezentace bude rovnϞ informace o stavu rozpracovanosti disertační práce a plán prací na další období.
V příspĂŹvku bude prezentována metoda umožňující rozdĂŹlení obvodu na testovatelnĂŠ bloky. Budou diskutovány možnosti využití testovatelných bloků pro snížení příkonu obvodu bĂŹhem testu. Budou představeny navrženĂŠ a implementovanĂŠ metody pro odhad příkonu bĂŹhem testu, optimalizaci řetĂŹzce scan, optimalizaci testovacích vektorů a vliv tĂŹchto optimalizací na příkon, pokrytí chyb a dĂŠlku testu. Do celĂŠho procesu je zapojen takĂŠ profesionální software od Mentor Graphics. Budou prezentovány výsledky dosaženĂŠ s volnĂŹ dostupnými benchmarkovými obvody. Bude probrána možnost využití obvodů generovaných na FIT a další možnosti rozšíření. Součástí prezentace bude rovnϞ informace o stavu rozpracovanosti disertační práce a plán prací na další období.
V příspĂŹvku budou představeny Ăşpravy SOMA algoritmu pro dynamickĂŠ optimalizační Ăşlohy. Bude popsán vliv použití shluků, vymírání jedinců, jako způsob udržování diverzity, a omezení algoritmu. Budou prezentovány experimentállní výsledky na Ăşloze s pohyblivými vrcholy. Součástí prezentace bude rovnϞ informace o stavu rozpracovanosti disertační práce a plán prací na další období.
V prezentaci budou vysvĂŹtleny principy nejpoužívanĂŹjších konvenčních algoritmů pro konstrukci řadicích a mediánových sítí. Dále bude diskutována jejich vhodnost pro implementaci v FPGA a případnĂŠ použití pro konstrukci obrazových filtrů (medián, adaptivní medián).
V příspĂŹvku bude představena nová metoda evolučního návrhu využívající development pro konstrukci generických struktur kombinačních násobiček. S ohledem na možnost konstrukce nepravidelných struktur je do vývojovĂŠho systĂŠmu zavedeno tzv. prostředí (inspirace v biologii) reprezentující jistou externí formu řízení vývojovĂŠho procesu. V tĂŠto souvislosti jsou studovány možnosti adaptace vyvíjených obvodů na různĂŠ tvary prostředí s využitím vlastností zvolenĂŠ obvodovĂŠ reprezentace. Dále budou diskutovány výhody a nevýhody uvedenĂŠho systĂŠmu a možnĂŠ smĂŹry dalšího výzkumu v tĂŠto oblasti.
Na semináři budou představeny základní pojmy z oblasti systĂŠmů pracujících v reálnĂŠm čase (krátce Real-Time systĂŠmů či jen RT systĂŠmů), a to zejmĂŠna: logický model RT systĂŠmu, klasifikace RT systĂŠmů, ilustrace ke specifikaci a verifikaci RT systĂŠmů. Dále budou představeny pojmy z oblasti RT operačních systĂŠmů (RTOS): ilustrace k typům a analýze výkonnosti jader RTOS, model RT Ăşloh a plánování množin RT Ăşloh. S ohledem na náročnost jednotlivých tĂŠmat a na čas vyhrazený pro seminář očekávejte spíše ilustrační příklady k jednotlivým pojmům než jejich formální definice.
V příspĂŹvku budou shrnuty principy dynamickĂŠ rekonfigurace FPGA. Pozornost bude zamĂŹřena na její využití při návrhu systĂŠmů odolných proti poruchám, budou popsány pojmy související s touto oblastí. Budou popsány techniky detekce poruch v FPGA, metody testování CLB a propojovací sítĂŹ. Budou presentovány principy částečnĂŠ rekonfigurace FPGA a možnosti, kterĂŠ v tomto smĂŹru nabízejí současná FPGA.
Cílem prezentace je seznámit posluchače s nelineárními obrazovými filtry navrženými pomocí kartĂŠzskĂŠho genetickĂŠho programování, kterĂŠ byly v poslední dobĂŹ předmĂŹtem zájmu a jeví se jako výjimečnĂŠ svou schopností konkurovat konvenčnímu řešení. KromĂŹ shrnutí a vyhodnocení dosažených výsledků bude představeno nĂŹkolik variat mediánovĂŠho filtru, kterĂŠ mohou dosahovat mnohem lepší kvality než standardnĂŹ používaný mediánový filtr. Tato přehlídka bude zakončena ukázkou z výsledků dosažených pomĂŹrnĂŹ novou matematicky fundovanou metodou, která kombinuje variační přístup s mediánovým filtrem. Na závĂŹr tĂŠto části bude detailnĂŹji rozebrána jedna ze zajímavých a pokročilejších metod filtrace obrazu a sice adaptivní mediánový filtr. ZávĂŹrečná část bude vĂŹnována srovnání dosažených výsledků se známými řešeními jak z pohledu kvality tak z pohledu možnosti hardwarovĂŠ realizace (akcelerace).
V poslední dobĂŹ lze sledovat zajímavý trend, kdy je stále vĂŹtší pozornost, a už ze strany odbornĂŠ veřejnosti či vĂŹdeckých kruhů, vĂŹnována obvodům typu FPGA. Díky svĂŠ flexibilitĂŹ nalĂŠzají uplatnĂŹní při tvorbĂŹ specializovaných HW prostředků v mnoha oblastech. Cílem tohoto příspĂŹvku je ukázat možnosti využití obvodů FPGA pro Ăşčely komprese dat. Nejdříve budou stručnĂŹ shrnuty nĂŹkterĂŠ z důležitých pojmů a základní přístupy ke kompresi dat v obecnĂŠ rovinĂŹ. NáslednĂŹ se pozornost zamĂŹří na transformační a predikční kĂłdování s ohledem na realizaci v FPGA. Budou uvedeny nĂŹkterĂŠ zajímavĂŠ architektury a praktickĂŠ aplikace. ZávĂŹrečná část nabídne přehled pokročilých metod a Ăşvahy o možnĂŠm smĂŹru dizertační práce.
PředmĂŹtem prezentace bude popis struktury (programovĂŠ implementace) systĂŠmu využívajícího statickĂŠ (nemĂŹnnĂŠ) prostředí pro evoluci jedinců. Součástí tĂŠto prezentace bude popis modifikace tohoto systĂŠmu s ohledem na mĂŹnící se stav prostředí (trĂŠnovací množiny). Vzhledem k použití tohoto systĂŠmu pro MOEA algoritmy bude popsána datová strukturu pro uchovávaní nedominovaných jedinců, která je výhodnĂŹjší než klasicky využívaný lineární seznam.
HardwarovĂŠ akcelerátory pro hledaní podobnosti hrají důležitou roli ve zvyšujícím se počtu moderních biologických aplikací. Dokáží zredukovat časovou složitost z kvadratickĂŠ na lineární a vytvořit zrychlení v řádu stovek až tisíců oproti odpovídajícím softwarovým implementacím. Jejich širokĂŠmu nasazení však brání jejich nedostatečná flexibilita a modularita, která je klíčová pro často promĂŹnnĂŠ typy Ăşloh. S ohledem na tyto skutečnosti, je snaha vyvinout automatizovanĂŠ metody, kterĂŠ by dokázaly automaticky navrhovat a implementovat tyto akcelerátory s ohledem na dosažení maximálního výkonu a efektivního využití dostupných zdrojů. V prezentaci bude uvedena problematika související s návrhem takovýchto obvodů, bude popsána metoda pro automatickĂŠ mapování vstupních Ăşloh na konfigurovatelnĂŠ architektury a navržená metoda bude ohodnocena na nĂŹkolika typických Ăşlohách z oblasti bioinformatiky.
Prezentace bude zamĂŹřena na rychlĂŠ vyhledávání řetĂŹzců a regulárních výrazů s využitím programovatelnĂŠho hardware. Budou ukázány možnosti prefiltrace s využitím "Reverz factor" algoritmu pro regulární výrazy. Cílem prefiltrace je zejmĂŠna Ăşsporu plochy na čipu při vysokorychlostním zpracování pomocí FPGA. Uvedený přístup bude demonstrován na systĂŠmu IDS (Intrusion Detection System).
Na semináři bude představen nový koncept ostrovního modelu využitĂŠho pro paralelizaci BMDA (Bivariate Marginal Distribution Algorithm) evolučního algoritmu. Tento koncept využívá mimo tradiční migrace jedinců tʞ migraci části struktury pravdĂŹpodobnostního modelu jednotlivých ostrovů.
Na prezentaci bude předvedeno, čeho by se mĂŹl autor při psaní svĂŠ disertační práce vyvarovat a co by nemĂŹl opomenout. Nesmíme opomenout prezentovat novĂŹ namĂŹřenĂŠ výsledky a posluchači budou i mimo jinĂŠ seznámeni s postupem práce na disertační práci.
Implementace vyhodnocovací části algoritmu adaboost provádĂŹjícího klasifikaci v programovatelnĂŠm logickĂŠm poli FPGA. Jedná se o hledání obličejů v obraze. Součástí systĂŠmu je DSP zajišÂující komunikaci mezi PC a FPGA.
Prezentace heuristických rozšíření již definovaných metodik pro vyhledávání stavovĂŠho řízení v softcore IP jádrech, pomocí kterých lze zvýšit ĂşspĂŹšnost automatických metod pro detekci konečných automatů a převodníků zakĂłdovaných ve VHDL. Součástí prezentace jsou i experimentální výsledky metodik.
V první části budou formou krátkĂŠ přednášky shrnuty nejnovĂŹjší poznatky a výsledky získanĂŠ bĂŹhem uplynulĂŠho roku. ZejmĂŠna bude představen pokus o vytvoření formálního modelu obecnĂŠho vývojovĂŠho systĂŠmu pro potřeby evolučního návrhu, jeho výhody, nevýhody a osud v souvislosti s dalším výzkumem. Druhá část (zbyde-li čas) bude vĂŹnována obrázkovĂŠ prezentaci z koutku jednĂŠ severskĂŠ zemĂŹ.
Na semináři bude prezentována metoda rozdĂŹlení obvodu na testovatelnĂŠ bloky a její možnĂŠ využití pro vytvoření metodiky vyhodnocující příkon bĂŹhem aplikace testu. Cílem prací je ovĂŹření, zda použitím částečnĂŠho řetĂŹzce scan a přístupu přes testovatelnĂŠ bloky, je možnĂŠ dosáhnout nižšího příkonu než u metod využívajících plnĂŠho řetĂŹzce scan. V příspĂŹvku bude takĂŠ diskutována problematika vyčíslení příkonu na Ăşrovni RTL a budou představeny nĂŹkterĂŠ zjednodušující modely pro modelování příkonu. Na závĂŹr bude prezentován další postup, jehož cílem je provĂŠst experimenty na obvodech z benchmarkovĂŠ sady ISCAS a výsledky porovnat s vybranými metodami z literatury a dále porovnání navrženĂŠ metody s komerčním ATPG generátorem Flextest a SATPG generátorem Flextest/Fastscan.
Prezentace bude zamĂŹřena na elektrickĂŠ vlastnosti polymorfních obvodů. V první části uvede doposud zjištĂŹnĂŠ poznatky o existujících polymorfních hradlech s důrazem na analýzu jejich analogových vlastností. Dále uvede základní problĂŠmy spojenĂŠ s jejich fyzickou implementací v existujících technologiích a na závĂŹr budou představena dvĂŹ nová hradla s lepšími elektrickými i fyzickými vlastnostmi.
V prezentaci budou představeny současnĂŠ výsledky evolučního návrhu polymorfních obvodů (PO) realizujících více funkcí. Načež bude navazovat část, týkající se konvenční metody návrhu takových PO. Tato metoda posunuje hranice nĂŹkterých omezení daných evolučním návrhem, a to především problĂŠmu škálovatelnosti. Další část prezentace bude vĂŹnována návrhu PO realizujících jednu funkci, který u vybraných kombinačních obvodů dává možnost snížení ceny/plochy obvodu.
Obsahem semináře bude přehled používaných metod a pravdĂŹpodobnostních modelů pro nestacionární funkce, resp. dynamickĂŠ systĂŠmy. Budou představena základní kritĂŠria modelu použitelnĂŠho pro EDA algoritmy. Na závĂŹr zmíním předbϞnĂŠ výsledky Ăşprav BOA algoritmu.
Budou uvedeny základní pojmy diagnostiky související s principy aplikace testu. Pozornost bude dále zamĂŹřena na vývoj principů testování číslicových systĂŠmů a vývoj principů aplikace testu číslicových obvodů. V souvislosti se způsoby aplikace testu budou popsány způsoby řešení řiditelnosti/pozorovatelnosti v jednotlivých generacích. Bude upozornĂŹno na problĂŠmy, kterĂŠ existují v souvislosti s narůstajícím počtem prvků v testovanĂŠm prvku (na křemíkovĂŠm plátku) a disproporcí mezi rychlostí prvků obvodu a rychlostí primárních vstupů/výstupů.
Přednáška bude vĂŹnována nĂŹkolika postupům pro zvýšení efektivity a robustnosti evolučních algoritmů. V první části budou popsány dva přístupy pro zabránĂŹní předčasnĂŠ konvergence u klasických genetických algoritmů. Ukážeme si, že tyto postupy nejen zvyšují explorativní schopnost genetickĂŠho algoritmu, ale takĂŠ umožňují řešení dynamických optimalizačních problĂŠmů, u kterých se optimum mĂŹní v čase. Druhá část přednášky bude vĂŹnována iterativnímu optimalizačnímu algoritmu, který využívá evoluční algoritmus pro hledání vhodných modifikací aktuálního řešení v danĂŠ iteraci. Ukážeme si výsledky dosaženĂŠ na klasickĂŠ kombinatorickĂŠ optimalizační Ăşloze obchodního cestujícího a popíšeme třídu problĂŠmů vhodných pro tuto metodu. V případnĂŠ diskuzi bych se chtĂŹl vĂŹnovat například možnostem aplikování popsaných algoritmů na problĂŠmy řešenĂŠ na FIT.
Cílem je seznámit atraktivní formou zejmĂŠna novĂŠ doktorandy s možnostmi "přežití" na zahraničních akcích konaných bĂŹhem doktorskĂŠho studia. V rámci tohoto netradičního semináře probĂŹhne prezentace vybraných fotografií tří zahraničních cest s následujícím obsahem: M. Bidlo - Reykjavík, Island, 2006 (konference Parallel Problem Solving from Nature), M. Ohlídal, J. Jaroš - Bialystok, Polsko, 2006 (5-th International Symposium on Parallel Computing in Electrical Engineering), V. Šimek - Oostende, Belgie, 2004 a 2005 (studijní pobyty)
In conventional design we make many assumptions about
the parts and rules that we use to construct things. We tend to adopt
the view that human expertise and insight is sufficient to construct
novel artifacts. Such a notion is beginning to be severely challenged
by systems that have been designed by evolutionary algorithms, for
instance, analogue electronic circuits, camera lenses, and antennas.
In a field called evolvable hardware researchers routinely apply
evolution to construct electronic circuits. In 1996 an English
researcher called Adrian Thompson applied these ideas to the
evolution of a digital circuit on a device called a Field
Programmable Gate Array (FPGA). He wanted to see if evolution could
come up with an efficient circuit. To his amazement evolution created
a circuit that utilized physical properties of the silicon chip that
he was unaware of and would not have been able to utilize even if he
had been. I began to think about the implications of this and started
to wonder whether evolution could "invent" circuits in
materials that we would not think of as suitable. In other words: Can
we use computer controlled evolution to help us find new technology?
Recently Simon Harding and I have shown that this is indeed possible.
We have evolved "circuits" inside a piece of Liquid
Crystals (yes the stuff inside your computer screen) that can perform
various computational tasks (e.g. robot control). In my talk I will
discuss the future prospects for evolving computational devices in
materials.
První část příspĂŹvku bude obsahovat shrnutí diplomovĂŠ práce, jejímž cílem bylo navrhnout a implementovat systĂŠm pro evoluci obrazových filtrů na funkcionální Ăşrovni. Pomocí tohoto systĂŠmu byla provedena řada experimentů s různými evolučními operátory. Kvalita jednotlivých operátorů byla porovnávána metodami pro ohodnocování povrchu fitness. Druhá část bude vĂŹnována popisu předmĂŹtu disertační práce, možnostem návrhu systĂŠmů pro predikci vývoje cen na trhu. Hlavní součástí tohoto systĂŠmu by mĂŹlo být jádro využívající genetickĂŠho programování.
První část prezentace bude vĂŹnována vyvíjejícím se obvodům a jejich obvodovĂŠ realizaci. ZmínĂŹno bude nĂŹkolik zajímavých obvodů, kterĂŠ využívají evolučních technik k vylepšení jejich výkonnosti. V druhĂŠ části bude představena navržená evoluční platforma, jejíž základ tvoří procesorovĂŠ jádro PowerPC 405 integrovanĂŠ uvnitř FPGA čipu Virtex II Pro. Poslední část bude vĂŹnována využití navrženĂŠ platformy v oblasti evolučního návrhu nelineárních obrazových filtrů (operátorů). Na závĂŹr bude zmínka o tĂŠmatu a cíli disertační práce.
V rámci prezentace bude ve stručnosti představen aktuální stav v oblasti kompresních algoritmů. Bližší pozornost bude vĂŹnována principům implementace kompresních algoritmů v rekonfigurovatelnĂŠm prostředí. Na závĂŹr bude diskutováno předpokládanĂŠ zamĂŹření disertační práce.
V příspĂŹvku budou shrnuty výsledky diplomovĂŠ
práce, jejímž předmĂŹtem bylo analyzovat a prostudovat
architektury počítačů a zamĂŹřit se na moderní prvky soudobých
procesorů. Na základĂŹ zvolenĂŠ architektury byl navržen a
implementován jednoduchý procesor a procesor doplnĂŹný 5-ti
stupňovou pipeline, rychlou vyrovnávací pamĂŹtí cache a
jednoduchou jednotku pro predikci skoků. Vše navrženo v jazyce
VHDL. PředmĂŹtem výzkumu a disertační práce jsou principy návrhu
systĂŠmů odolných proti poruchám a možnosti využití metod pro
periodickou a průbϞnou diagnostiku. Zabývat se budeme Ăşvahami,
jejímž výsledkem bude rozhodnutí o granularitĂŹ problĂŠmu - jak
velkĂŠ celky budou diagnostikovány s využitím metod průbϞnĂŠ
diagnostiky.
V příspĂŹvku budou diskutovány používanĂŠ metody plánování testu a možnosti optimalizace plánu testu číslicových systĂŠmů. Jako optimalizovaný parametr bude uvažován zejmĂŠna příkon číslicovĂŠho systĂŠmu bĂŹhem aplikace testu. Dále budou zmínĂŹny další možnosti snížení příkonu bĂŹhem aplikace testu. V rámci příspĂŹvku budou prezentovány navrženĂŠ metody a dosud dosaženĂŠ výsledky. Na závĂŹr budou představeny cíle budoucí dizertační práce a aktuální stav jejího řešení.
Cílem prezentace je seznámit posluchače s pojmem testovatelný blok (TB), stavem implementace vyhledávače TB a provedených testů. V závĂŹru bude uvedena práce za celý rok a výhledy do budoucna.
Prezentace shrnuje dosavadní výsledky výzkumu v oblasti lokalizace stavovĂŠho řízení v sofcore IP jádrech. Bude přednesen způsob analýzy jader založený na kompilačních technikách. Výsledky takovĂŠ analýzy lze použít pro návrh alternativního testu jádra, který bude v prezentaci takĂŠ zmiňován. Prezentace obsahuje možnĂŠ smĂŹry dalšího výzkumu a formulaci cílů disertační práce.
V příspĂŹvku budou shrnuty dosavadní výsledky výzkumu aplikace BayesovskĂŠho optimalizačního algoritmu na dynamickĂŠ problĂŠmy. Dále bude navržena možnost využití evolučních algoritmů pro rekonfigutrovatelnĂŠ výpočty. Prezentace bude obsahovat formulaci cílů dudoucí disertační práce.
V příspĂŹvku budou shrnuty základní principy evolučního návrhu s využitím vývojových modelů (tzv. development). Na základĂŹ současných poznatků v tĂŠto oblasti bude zavedena klasifikace developmentu na dva základní přístupy: nekonečný a konečný vývoj. Pro každý případ bude ve stručnosti uvedena případová studie s přehledem dosažených výsledků. Dále bude představen výzkum vlivu prostředí na složitost objektů generovaných vývojovým modelem. Na závĂŹr budou představeny cíle budoucí dizertační práce a aktuální stav jejího řešení.
Prezentace bude zamĂŹřená na polymorfní hradla, jejich modifikace a simulace v programech řady SPICE. Uvede prozatím dosaženĂŠ výsledky a ukázky složitĂŹjších obvodů, kterĂŠ s nimi byly vytvořeny a ĂşspĂŹšnĂŹ odsimulovány. ZávĂŹrem budou uvedeny další možnĂŠ smĂŹry budoucího vývoje.
V části prezentace bude představen systĂŠm pro evoluční návrh jednoduchých polymorfních obvodů. Další část bude o vhodnĂŠm nastavení parametrů pro evoluci jednoduchĂŠho polymorfního obvodu požadovaných vlastností. V závĂŹru prezentace budou uvedeny možnosti dalšího vyzkumu v oblasti návrhu polymorfních obvodů.
Prezentace bude zamĂŹřena na optimalizaci skupinových komunikačních vzorů (OAS, AAS, OAB, AAB) na wormhole propojovacích sítích. Bude prezentována technika schopná nalĂŠzt optimální plán (plán komunikace s minimální časovou složitostí) danĂŠ komunikace na libovolnĂŠ propojovací síti. Na nĂŹkolika používaných propojovacích sítích budou shrnuty výsledky dosaženĂŠ pomocí navržených evolučních algoritmů.
Na semináři budou prezentovány postupy, metody a výsledky získány v tomto roce. Hlavní rozdíly v pojetí přístupu plánování skupinovĂŠ komunikace bez predikce a s predikcí. ZamĂŹříme se i na implementační zmĂŹny v plánovacím algoritmu. Bude nastínĂŹna zbývající práce před sepsáním disertační práce.
V rámci prezentace bude uvedena nová generická architektura pro analýzu podobnosti biologických sekvencí určená pro implementaci v FPGA. Dále bude prezentována metoda, která dokáže efektivnĂŹ mapovat velkou škálu Ăşloh na tuto architekturu s ohledem na dosažení maximálního výkonu a efektivního využití dostupných zdrojů na čipu. Na závĂŹr budou naznačeny další smĂŹry vývoje a využití vytvořenĂŠ platformy pro akceleraci algoritmů na vyšší Ăşrovni.
Prezentace bude zamĂŹřena na rychlĂŠ vyhledávání řetĂŹzců a regulárních výrazů s využitím programovatelnĂŠho hardware. Budou shrnuty výsledky dosaženĂŠ pomocí navržených optimalizací a provedeno srovnání se současnými přístupy. Budou diskutovány další možnosti paralelního zpracování pro urychlení vyhledávání.
V prezentaci budou představeny novĂŠ poznatky a výsledky z oblasti evolučního návrhu testovacích obvodů získanĂŠ bĂŹhem tohoto roku. Na začátku bude krátce představen princip navrženĂŠ metody. Dále bude podrobnĂŹji popsán způsob návrhu testovacích obvodů a způsob ohodnocení diagnostických vlastností obvodu. V závĂŹru prezentace budou představeny dosaženĂŠ výsledky a postupy používanĂŠ pro ovĂŹření vlastností vytvořených obvodů.
Since chip multiprocessors are quickly penetrating new application areas in network and media processing, their interconnection architectures become a subject of sophisticated optimization. One-to-All Broadcast (OAB) and All-to-All Broadcast (AAB) group communications are frequently used in many parallel algorithms and if their overhead cost is excessive, performance degrades rapidly with a processor count. This paper deals with the design of a new application-specific standard genetic algorithm (SGA) and the use of Hybrid parallel Genetic Simulated Annealing (HGSA) to design optimal communication algorithms for an arbitrary topology of the interconnection network. Each of these algorithms is targeted for a different switching technique. The OAB and AAB communication schedules were designed mainly for an asymmetrical AMP network and for the benchmark hypercube network using Store-and-Forward (SF) and Wormhole (WH) switching.
The presentation will deal with test scheduling under power constraints. An approach based on genetic algorithm operating on the test application conflict graph will be presented. The main goal of the method is to minimize test application time with consideration of structural resource allocation conflicts and to ensure that test application schedule doesn't exceed chip power limits. The proposed method was implemented using C++ and experimental results with ITC'02 SOC benchmark suite will be also presented.
Genetic Parallel Programming (GPP) evolves parallel programs for MIMD architectures with multiple arithmetic/logic processors (MAPs). This paper describes a tool intended for rapid development of GPP applications. A new software tool is proposed which is able to generate a simulator (in C language) of the MAP and a VHDL implementation of the MAP whose structure and parameters are specified in an input xml file. The proposed tool is intended to serve as first version of the core generator for MAPs utilized in GPP. Typical MAPs are synthetized and their performance is compared against the simulation running on a common PC for a typical task - a symbolic regression.
V prezentaci bude představena sada testovacích obvodů FITTest_BENCH06. Jedná se o testovací sadu určenou pro testovaní metod a nástrojů z oblasti analýzy testovatelnosti a automatickĂŠho generovaní testu. Sada obsahuje 31 obvodů různĂŠ složitosti (2000, 10000, 28000, 100000, 150000 a 300000 hradel). Pro každou Ăşroveň složitosti jsou k dispozici 4 obvody s ruznými diagnostickými vlastnostmi. V současnĂŠ dobĂŹ tato sada představuje nejsložitĂŹjší obvody, kterĂŠ jsou určeny pro testovaní diagnostických metod. V rámci prezentace bude takĂŠ krátce představena metoda použitá pro vytvoření testovací sady.
Prezentace bude zamĂŹřena na nejnovĂŹjší Ăşpravy v algoritmech využívající SF a WH. Budou diskutovány klady a zápory implementovaných Ăşprav a metodik s dřívĂŹjšími postupy. Pozornost u SF se zamĂŹří na efektivní návrh predikce, která vychází z teoretických předpokladů, a její zakomponování do plánovacího algoritmu. V závĂŹru prezentace budou ukázány nejnovĂŹjší dosaženĂŠ výsledky pro sítĂŹ s vyšším počtem uzlů.
Na semináři budou představeny a porovnány existující přístupy k evolučnímu návrhu číslicových obvodů. ZejmĂŠna se bude jednat o evoluční návrh na Ăşrovni tranzistorů, hradel a funkčních bloků, o evoluci obvodů v PLA, inkrementální evoluci a development. U každĂŠho přístupu bude diskutována dosažitelná složitost navržených obvodů a dosažitelná míra inovace.
Na prezentaci bude představeno nĂŹkolik polymorfních obvodů, kterĂŠ v závislosti na vnĂŹjším prostředí mĂŹní svoji funkci. TakovĂŠto obvody byly objeveny modifikovanou metodou kartĂŠzskĂŠho genetickĂŠho programování, která se používá k evolučnímu návrhu obvodů na Ăşrovni logických členů. Podstatná část prezentace bude vĂŹnována vlivu různých parametrů evoluce na dosaženĂŠ výsledky.
V rámci příspĂŹvku bude prezentována metoda plánování testu pro SOC. Metoda využívá grafovĂŠho modelu TACG pro reprezentaci strukturálních konfliktů mezi jednotlivými bloky. Cílem metody je naplánovat časovĂŹ Ăşsporný test všech bloků s ohledem na příkon energie. Součástí příspĂŹvku bude takĂŠ prezentace experimentálních výsledků se sadou benchmarků ITC'02.
Bude prezentována metoda pro lokalizaci řídicích konečných automatů v softcore IP jádrech na tĂŹchto automatech založených. Používá se kompilačních technik, jmenovitĂŹ kompilátoru VHDL Savant. ZámĂŹrem je zkrátit dobu potřebnou pro test řídicí části jádra, pro test datových cest je potřeba využít jinĂŠ techniky. Součástí je prezentace experimentálních výsledků.
V rámci prezentace bude popsán formální model obvodu na RT Ăşrovni, jeho využití a definice TestovatelnĂŠho Bloku (TB). V závĂŹru bude zmínĂŹno využití a další vývoj TB.
V rámci prezentace bude představeno nĂŹkolik polymorfních hradel a budou diskutovány jejich parametry zjištĂŹnĂŠ na základĂŹ simulací s využitím programu PSPICE. Dále budou prezentovány kombinačních obvody složenĂŠ z tĂŹchto hradel.
Je k dispozici prvních 100 kusů novĂŠho
výukovĂŠho kitu, který obsahuje FPGA (Spartan-3, Xilinx), MCU
(Texas Instruments), USB rozhraní a řadu dalších komponent. Tento
kit by mĂŹl umožnit studentům tvorbu praktických SW, HW a HW/SW
aplikací nejen v rámci rozvrhovanĂŠ výuky v učebnách FIT, ale
zejmĂŠna umožnit jim pracovat na projektech do mnoha předmĂŹtů
doma, na kolejích popř. kdekoliv jinde a v kteroukoliv dobu. V
prezentaci bude představena realizace kitu a možnosti jeho využití
ve výuce.
http://www.fit.vutbr.cz/kit
Prezentace v rámci prvního semináře UPSY v roce
2006 bude mít dvĂŹ části: První - odborná část - bude
pojednávat o vývojovĂŠm modelu založenĂŠm na celulárním automatu
v aplikaci evolučního návrhu kombinačních obvodů. Bude
diskutován princip metody, její výhody a nevýhody, srovnání s
dříve vytvořenými metodami a plán dalšího výzkumu v rámci
dizertační práce zabývající se problematikou evolučního
návrhu s využitím biologií inspirovaných technik ontogeneze.
Druhá část prezentace bude vĂŹnována nĂŹkterým
zajímavostem ze stáže na University of York - především
"volnočasovým" aktivitám, jejichž momenty byly
zachyceny objektivem fotoaparátu, doplnĂŹno osobním komentářem.
Určeno všem zájemcům o cestování a především doktorandům,
kteří chtĂŹjí vidĂŹt jeden z možných způsobů "přežití"
týdne v zahraničí... a možná i nĂŹco navíc!
V rámci prezentace bude uveden stručný popis jednĂŠ z klíčových metod pro analýzu podobnosti dvou řetĂŹzců (Smith-Waterman) a motivace pro její akceleraci na Ăşrovni hardware. Budou shrnuty současnĂŠ hardwarovĂŠ architektury, popsány jejich základní principy a provedeno shrnutí dosažených výsledků v tĂŠto oblasti. Dále bude prezentována nová generická architektura pro analýzu podobnosti sekvencí (určená pro implementaci v FPGA) a provedena analýza její výkonnosti. Na závĂŹr bude naznačeny další smĂŹry vývoje a využití vytvořenĂŠ platformy pro akceleraci algoritmů na vyšší Ăşrovni.
Prezentace bude zamĂŹřena na rychlĂŠ vyhledávání řetĂŹzců s využitím programovatelnĂŠho hardware a rekonfigurace. Budou shrnuty výsledky dosaženĂŠ pomocí navržených optimalizací a provedeno srovnání se současnými přístupy. Dále bude diskutováno použití automatu DAWG a možnosti paralelního zpracování pro urychlení vyhledávání.
PříspĂŹvek se bude zabývat hledáním optimálních komunikačních plánů pro skupinovĂŠ komunikace OAB (One-to-All Broadcast) a AAB (All-to-All Broacsat) pro multiprocesorovĂŠ systĂŠmy využívající worhole smĂŹrovací techniky. Bude prezentován návrh dvou aplikačnĂŹ specifických evolučních algoritmů s jejichž využitím lze nalĂŠzt optimální plány pro libovolnou multiprocesorovou topologii. NavrženĂŠ algoritmy budou porovnány na nĂŹkolika typech hyperkostek.
Prezentace bude zamĂŹřena na znázornĂŹní nových principů a přístupů pro vytváření plánu skupinovĂŠ komunikace AAB. Budou srovnány 2 přístupy ve vytváření tĂŹchto plánů - a to přístup zamĂŹřený na počítání konfliktů a na predikci konfliktů. V závĂŹru budou srovnány rychlosti konvergence ke globálnímu řešení obou přístupů.
V přednášce nejprve zmíním nĂŹkterĂŠ ze současných zajímavých problĂŠmů bioinformatiky a potĂŠ se budu vĂŹnovat využití metod umĂŹlĂŠ inteligence, zejmĂŠna strojovĂŠho učení a data miningu, ve funkční genomice. NedávnĂŠ završení projektu sekvenování lidskĂŠho genomu vyĂşstilo v současnou výzvu anotovat přečtený kĂłd, tedy zmapovat funkce jednotlivých genů, jejich vzájemnĂŠ interakce a dále např. souvislosti jejich exprese s nemocemi. Významnou pomocí pro dosažení tohoto cíle je nedávno vyvinutá technologie DNA čipů (microarrays). DNA čipy jsou schopny zmĂŹřit míru exprese jednotivých genů (tj. jejich přepisu do proteinů) v buňce pro desítky tisíc genů najednou. Ovšem pro človĂŹka je jen málokdy možnĂŠ vyvozovat teorie o funkcích a relacích mezi geny přímo z velkých souborů dat genovĂŠ exprese z DNA čipů. To nabízí výjimečnou příležitost pro zmínĂŹnĂŠ metody umĂŹlĂŠ inteligence, z nichž mnohĂŠ byly vyvinuty právĂŹ za Ăşčelem samočinnĂŠho navrhování hypotĂŠz na základĂŹ pozorovaných dat. Velmi nadĂŹjným přístupem se v současnosti jeví tzv. relační strojovĂŠ učení (tʞ "induktivní logickĂŠ programování") umožňující navrhovat hypotĂŠzy v expresivním jazyce relační logiky a využít při automatickĂŠm návrhu hypotĂŠz kromĂŹ dat genovĂŠ exprese ještĂŹ další relevantní znalosti obsaženĂŠ ve veřejnĂŹ přístupných webových databázích (např. www.ncbi.nlm.nih.gov).
PříspĂŹvek se bude zabývat schopností BOA algotimů v prosřtedí s promĂŹnnou Ăşčelovou funkcí. Budou shrnuty výslednky experimentů v jednoduchĂŠm testovacím prostředí zahrnující porovnání metod používaných ve standatdních genetických algoritmech.
Cílem práce je zjednodušení testu obvodu dekompozicí na testovatelnĂŠ bloky a vytvoření metody pro vyhledání takovýchto bloků na abstraktním modelu.
PříspĂŹvek se vĂŹnuje plánování testu vestavĂŹných číslicových systĂŠmů zohledňující příkon elektrickĂŠ energie. V praxi se jedná zejmĂŠna o systĂŠmy napájenĂŠ z baterií. U tĂŹchto systĂŠmů lze vhodným naplánováním testu docílit snížení celkovĂŠho odbĂŹru elektrickĂŠ energie bĂŹhem aplikace testu, což může vĂŠst k prodloužení pohotovostní doby systĂŠmu. Vhodným naplánováním testu lze takĂŠ omezit maximální okamžitý příkon systĂŠmu, čímž lze zamezit přehřívání systĂŠmu a přetϞování napájecího zdroje. Dále se příspĂŹvek vĂŹnuje dvĂŹma zkoumaným metodám plánování testu, metodĂŹ využívající Test Application Conflict Graph (TACG) a metodĂŹ využívající C/E Petriho sítí.
Na semináři bude představena metoda pro konstrukci libovolnĂŹ velkých řadicích sítí o sudĂŠm počtu vstupů, která byla nalezena evolučním algoritmem v kombinaci s vývojovým modelem (tzv. development). Dále bude proveden důkaz obecnosti tĂŠto metody, tj. schopnosti nalezenĂŠho konstruktoru vytvořit teoreticky nekonečnĂŹ velkou řadicí síÂ. Na závĂŹr ukážeme, že takto vytvořenĂŠ řadicí sítĂŹ vykazují lepší vlastnosti než obvody zkonstruovanĂŠ nĂŹkterou z konvenčních technik stejnĂŠ kategorie.
Prezentace bude zamĂŹřena na představení nových poznatků z práce s generátorem testovacích obvodů. Nejprve bude krátce představena navržená metoda vytváření testovacích obvodů. Další část prezentace pak bude vĂŹnována představení nových výsledků získaných při experimentálním ovĂŹřování metody. Na závĂŹr bude krátce představena předpokládaná struktura časopiseckĂŠho článku vĂŹnovanĂŠho vytvořenĂŠ návrhovĂŠ metodĂŹ.
Představení nových doktorandů: Ing. Zbyšek Gajda, Ing. Lukáš Stareček
Abstrakt: Na semináři bude zmínĂŹna historie FPGA (Field Programmable Gate Array) na UIVT FEI, bude zhodnocen současný stav využívání FPGA na FIT a představena vize pro další roky.
Představení doktorandů
1. ročníku - tito doktorandi nás krátce seznámí s tĂŠmatem,
kterĂŠmu se vĂŹnují, s výsledky svĂŠ diplomovĂŠ práce a se svoji
aktuální činností v rámci doktorskĂŠho studia.
(každý
cca 8 minut)
seminář není
Projekt Liberouter se snaží vyvinout smĂŹrovač na bázi PC s výkonným akcelerátorem v podobĂŹ PCI karty. V současnĂŠ dobĂŹ je snahou dosáhnout rychlosti 1Gbps na jedno vstupní rozhraní. Projekt je členĂŹn celkem do 5 skupin a je v nĂŹm zapojeno více než 50 lidí. Dnes jsou již vyvinuty celkem 3 typy karet (Combo6, MTX, SFP). Karty MTX a SFP obsahují různĂŠ typy síÂových rozhraní a jsou koncipovány jako rozšiřující karty pro Combo6. Funkce jednotlivých karet je řízena prostřednictvím firmware, který je syntetizován z popisu v jazyce VHDL. Celý VHDL design je složen z nĂŹkolika specializovaných procesorů. StručnĂŹ bude popsána jejich funkce a možnosti. V rámci projektu bylo vytvořeno i nĂŹkolik výkonných a hlavnĂŹ pohodlných nástrojů pro ulehčení VHDL návrhu, ale i pro práci s kartami. Mezi tyto nástroje patří zejmĂŠna možnost syntĂŠzy pomocí Makefile a snadná komunikace s kartami s využitím skriptovacího jazyka tcl. Na konci prednášky předpokládám diskusi na tĂŠma disertabilita a projekt Liberouter.
Abstrakt: Na semináři bude prezentován aktuální stav disertační práce, dosaženĂŠ výsledky, cíle práce, její struktura, zpracovanĂŠ části a plán na dokončení.
Abstrakt: Posluchači budou uvedeni do problematiky kompresních metod pomocí evolvable hardware a seznámeni se současným stavem vývoje ve svĂŹtĂŹ. Následovat bude výhled a diskuse na tĂŠma disertacní práce.
PříspĂŹvek se zabývá novou metodou zvýšení testovatelnosti systĂŠmu na bázi propojených komponent při využití metody hraničního snímání.
Contemporady operating systems are trying to offer as much flexibility as possible. But still these are far from being perfect. Purpose of this prezentation is to offer idea of another way how to achieve "maximum flexibility" (besides of other gains). Firstly we will speak a bit about actual posibilities and offerings touching on their positives and negatives. Then actual proposals for improvements will be explored. Suggested changes are based on viewing OS kernel as something like a jigsaw puzzle. Consisting of many small parts with well defined shape, we can assemble each final image you can reguest. Let try to transform OS kernel to such pieces and explore posibilities we can obtain.
Posluchači budou uvedeni do problematiky skupinovĂŠ komunikace Store_and_Forward na tlustĂŠ kostce s porovnáním na kostce. Prozkoumáno bylo 112 komunikačních modelů a tři různĂŠ způsoby "ztlustĂŹní" kostky.
Posluchaci budou seznámeni s principem soucasnĂŠho nastavování I-cest, který vychází z formálního popisu modelu císlicovĂŠho obvodu a který je východiskem pro konstrukci radice testu. Model císlicovĂŠho obvodu UUA (Unit Under Analysis) bude doplnen o novĂŠ definice. Následne budou predvedeny algoritmy týkající se práce s I-cestou a pak bude demonstrována grafická reprezentace paralelního plánu nastavování I-cest. Ăcastníkum semináre bude ukázána návaznost príspevku na teorii mnozin. V záveru prezentace budou diskutovány konflikty vznikající pri soucasnĂŠm nastavování I-cest, kterĂŠ jsou pro návrh radice testu nezádoucí.
KrátkĂŠ seznámení s novým výpočetním klastrem (http://www-1.ibm.com/servers/eserver/bladecenter/) zakoupenĂŠm v rámci grantu CESNET (http://www.fit.vutbr.cz/research/view_project.php?id=200Âitle=0). Dále základni informace k využívání dávkovĂŠho systĂŠmu pro zpracování Ăşloh Sun Grid Engine. (cca 10 minut)
Je možnĂŠ nahradit kreativní činnost človĂŹka strojem? Na semináři bude vysvĂŹtlena důležitost fáze "development" pro kreativní evoluční návrh složitých objektů. Budou zmínĂŹny relevantní principy z biologie. Na příkladu evolučního návrhu mediánu a řadicí sítĂŹ budou demonstrovány výhody a nevýhody různých technik. (cca 45 minut)
Kontakt: Lukáš Sekanina