Detail práce
HW/SW Codesign for the Xilinx Zynq Platform
Tato práce se zabývá možnostmi pro HW/SW codesign na platformě Xilinx Zynq. Na základě studia rozhraní mezi částmi Processing System (ARM Cortex-A9 MPCore) a Programmable Logic (FPGA) je navržen abstraktní a univerzální přístup k vývoji aplikací, které jsou akcelerovány v programovatelném hardwaru na tomto čipu a běží nad operačním systémem Linux. V praktické části je pro tyto účely navržen framework určený pro Zynq, ale také pro jiné obdobné platformy. Žádný takový framework není v současné době k dispozici.
Zynq, Linux, FPGA, AXI, SoC, HW/SW Codesign
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázku oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm "A".
- Jaká je maximální dosažitelná frekvence pro celý RSoC Bridge?
Kořenek Jan, doc. Ing., Ph.D. (UPSY FIT VUT), člen
Kotásek Zdeněk, doc. Ing., CSc. (UPSY FIT VUT), člen
Křivka Zbyněk, Ing., Ph.D. (UIFS FIT VUT), člen
Ryšavý Ondřej, doc. Ing., Ph.D. (UIFS FIT VUT), člen
Vlček Karel, prof. Ing., CSc. (FAI UTB), člen
@mastersthesis{FITMT14453,
author = "Jan Viktorin",
type = "Diplomov\'{a} pr\'{a}ce",
title = "HW/SW Codesign for the Xilinx Zynq Platform",
school = "Vysok\'{e} u\v{c}en\'{i} technick\'{e} v Brn\v{e}, Fakulta informa\v{c}n\'{i}ch technologi\'{i}",
year = 2013,
location = "Brno, CZ",
language = "czech",
url = "https://www.fit.vut.cz/study/thesis/14453/"
}