Detail práce
Koevoluční algoritmus v FPGA
Tato práce se zabývá návrhem hardwarové jednotky urychlující návrh obrazových filtrů pomocí koevolučních algoritmů. V práci je nejprve představena technologie rekonfigurovatelných logických obvodů, na kterých je akcelerační jednotka založena. Teoretická část dále stručně popisuje evoluční a koevoluční algoritmy, jejich principy a aplikace. Tradiční metody návrhu obrazových filtrů jsou porovnány s metodami inspirovanými procesy pozorovanými v přírodě. Navržená hardwarová jednotka využívá dvojici procesorů MicroBlaze doplněných o vlastní periferie pro akceleraci kartézského genetického programování. Koevoluční návrh obrazových filtrů je tak urychlen až 58 krát oproti optimalizované softwarové implementaci. Funkčnost jednotky je ověřena na úlohách návrhu filtru impulzního šumu a detektoru hran.
evoluční algoritmus, koevoluce, kartézské genetické programování, digitální zpracování obrazu, FPGA, MicroBlaze
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm "A".
- Proč bylo pro demonstraci vytížení (kapitola 5.4) zvoleno právě 13 obvodů VRC, když reálná implementace uvedená později jich obsahuje mnohem méně?
- Jaký dopad by mělo implementovat generátor náhodných čísel přímo v hardware?
- Je možné snížit dobu mutace zavedením hardwarové podpory pracující přímo nad populační pamětí?
Kořenek Jan, doc. Ing., Ph.D. (UPSY FIT VUT), člen
Kotásek Zdeněk, doc. Ing., CSc. (UPSY FIT VUT), člen
Křivka Zbyněk, Ing., Ph.D. (UIFS FIT VUT), člen
Ryšavý Ondřej, doc. Ing., Ph.D. (UIFS FIT VUT), člen
Vlček Karel, prof. Ing., CSc. (FAI UTB), člen
@mastersthesis{FITMT15212, author = "Radek Hrb\'{a}\v{c}ek", type = "Diplomov\'{a} pr\'{a}ce", title = "Koevolu\v{c}n\'{i} algoritmus v FPGA", school = "Vysok\'{e} u\v{c}en\'{i} technick\'{e} v Brn\v{e}, Fakulta informa\v{c}n\'{i}ch technologi\'{i}", year = 2013, location = "Brno, CZ", language = "czech", url = "https://www.fit.vut.cz/study/thesis/15212/" }