Metodika návrhu řadiče rekonfigurace pro Systémy odolné proti poruchám

Programovatelná hradlová pole (FPGA) jsou v dnešní době populární nejen pro vestavěné systémy. Jejich nevýhodou je náchylnost na sluneční aktivitu, která díky radioaktivnímu záření způsobuje poruchy konfigurační paměti známé jako SEU. Ty mohou způsobit selhání celého systému. Proto je vyvíjena řada metod pro zvýšení odolnosti proti poruchám. Pro FPGA je typické využití prostorové redundance např. TMR, která ale poruchy pouze maskuje. Proto je velice vhodné využít klíčové schopnosti FPGA - rekonfigurace a tudíž moci poruchy opravit. Vše potřebné k opravě pomocí rekonfigurace musí zajistit její řadič. Ovšem existuje mnoho přístupů jak jej implementovat a proto se v rámci disertační práce zabývám jeho návrhem. Dále je představen nástroj pro odhad spolehlivosti systému založeného na TMR a rekonfiguraci. Nástroj je založený na simulaci systému s parametry MTTF a dobou rekonfigurace.

Field Programmable Gate Arrays (FPGAs) are nowadays popular not only for embedded systems. Their disadvantage is the susceptibility to solar activity which causes configuration memory faults due to radiation known as SEU. These can cause system failure. Therefore, a number of methods are being developed to increase the fault tolerance. The spatial redundancy is typical used for FPGA, eg TMR, which masks faults only. Therefore, it is very appropriate to use the key capabilities of the FPGA - reconfiguration which is able to repair faults.  Everything needed to be reconfigured must be secured by the controller. However, there are many approaches to implementing it and therefore I deal with its proposal in the dissertation. In addition, a tool for estimating the reliability of a TMR based system and reconfiguration is presented. The tool is based on a system simulation with MTTF parameters and reconfiguration time.