FPGA-Based Packet Generator

Přenosové rychlosti v současných páteřních sítích se pohybují v hodnotách desítek Gb/s. Zařízení pro takové počítačové sítě musejí být řádně testována na plné přenosové rychlosti. Tento požadavek však implikuje potřebu zařízení schopného přehrávat a/nebo generovat síťový provoz touto rychlostí. Tento článek popisuje originální architekturu generátoru paketů pro vysokorychlostní sítě, jenž je založen na platformě NetCOPE a rodině karet COMBOv2. Navrhované zařízení bude implementováno v FPGA čipu a umožní přehrávání a generování síťového provozu na plné rychlosti dvou síťových rozhraní s maximální přenosovou rychlostí 10 Gb/s. Vysílaný síťový provoz bude volitelně možné omezovat na základě přesných 64bitových časových značek. Tato možnost tak uživatelům dovolí provádět časové kritické experimenty vyžadující přesně definované mezipaketové mezery.

Current backbone networks operate at speed of tens of Gb/s. Devices for these networks have to be tested properly at full wire speed. This implies the need for a testing device able to replay and/or generate network traffic at this speed. This paper describes a novel architecture of a high-speed network packet generator based on the NetCOPE platform and the COMBOv2 card. Proposed device is to be implemented in the FPGA chip and it will allow replaying and generating network traffic at full wire speed of two 10 Gb/s network interfaces. As an optional feature, limiting of transmitted traffic based on precise 64-bit timestamps will be included. This will allow users to perform time-critical experiments requiring precisely defined inter-packet delays.