Course details
VHDL Seminar
IVH Acad. year 2012/2013 Summer semester 4 credits
Basic VHDL language constructs, lexical description, VHDL source code. Data types, data objects, data classes, data objects declaration. VHDL language commands. Advanced VHDL features, VHDL 93. Delay modelling, time scheduling in VHDL. Combinational circuits modelling, "don't cares", tri-state-output circuits. Sequential circuits modelling, Mealy and Moore automata. Models testing, test benches. Designing at algorithm, register-transfer, and gate levels. Modelling for synthesis. Semantics for simulation and synthesis, delay in model. Programming techniques, shared components, flattening and structuring. Case studies of complex digital circuits: UART, RISC processor, FIR filter.
Guarantor
Language of instruction
Completion
Time span
- 26 hrs exercises
- 13 hrs projects
Department
Subject specific learning outcomes and competences
The student should be able to describe and simulate complex digital systems using VHLD language constructs including both behavioral and structural description.
Learning objectives
To give the students the knowledge of syntax and semantics of hardware description language VHDL, its use for modelling, simulation, and synthesis of complex digital systems, as well as the skills in VHDL programming techniques and the use of professional design tools.
Prerequisite knowledge and skills
Basic skills in programming and digital design, fundamentals of Boolean algebra.
Syllabus of seminars
- Moderní návrh hardware (design flow), jazyky pro popis hardware (VHDL, Verilog), FPGA, úvod do číslicových systémů.
- Základní konstrukce jazyka VHDL, lexikální popis, zdrojový text ve VHDL.
- Datové typy, datové objekty, třídy objektů, deklarace datových objektů.
- Příkazy jazyka VHDL
- Pokročilé vlastnosti jazyka VHDL, zpoždění a plánování času.
- Popis kombinačních obvodů, třístavové obvody.
- Popis synchronních sekvenčních obvodů, popis konečných automatů, asynchronní sekvenční obvody.
- Modelování obvodů a událostně řízená simulace, testování obvodů a návrh testů, funkční simulace (ModelSIM), co-simulace.
- Syntéza obvodů, omezení (constraints), syntéza pro FPGA, časová simulace.
- Pokročilé techniky (pipelining, retiming, sdílení komponent, flattening a strukturování)
- Příkladová studie komplexních obvodů: řízení maticového LED displeje, UART, ETHERNET
- Příkladová studie komplexních obvodů: RISC procesor
- Obvody FPGA, využití masivního paralelismu v kryptografii (RC4, DES), DNA-alignment
Progress assessment
Class credit is based on the successful project defence.
Controlled instruction
Project and its defence supported by the written technical report in English language.
Course inclusion in study plans