Course details

VHDL Seminar

IVH Acad. year 2017/2018 Summer semester 4 credits

Current academic year

Basic VHDL language constructs, lexical description, VHDL source code. Data types, data objects, data classes, data objects declaration. VHDL language commands. Advanced VHDL features, VHDL 93. Delay modelling, time scheduling in VHDL. Combinational circuits modelling, "don't cares", tri-state-output circuits. Sequential circuits modelling, Mealy and Moore automata. Models testing, test benches. Designing at algorithm, register-transfer, and gate levels. Modelling for synthesis. Semantics for simulation and synthesis, delay in model. Programming techniques, shared components, flattening and structuring. Case studies of complex digital circuits: UART, RISC processor, FIR filter.

Guarantor

Language of instruction

Czech, English

Completion

Credit (written)

Time span

  • 26 hrs exercises
  • 13 hrs projects

Assessment points

  • 100 pts projects

Department

Subject specific learning outcomes and competences

The student should be able to describe and simulate complex digital systems using VHLD language constructs including both behavioral and structural description.

Learning objectives

To give the students the knowledge of syntax and semantics of hardware description language VHDL, its use for modelling, simulation, and synthesis of complex digital systems, as well as the skills in VHDL programming techniques and the use of professional design tools.

Prerequisite knowledge and skills

Basic skills in programming and digital design, fundamentals of Boolean algebra.

Syllabus of seminars

Syllabus of lectures:
  1. Moderní návrh hardware (design flow), jazyky pro popis hardware (VHDL, Verilog), FPGA, úvod do číslicových systémů.
  2. Základní konstrukce jazyka VHDL, lexikální popis, zdrojový text ve VHDL.
  3. Datové typy, datové objekty, třídy objektů, deklarace datových objektů.
  4. Příkazy jazyka VHDL
  5. Pokročilé vlastnosti jazyka VHDL, zpoždění a plánování času.
  6. Popis kombinačních obvodů, třístavové obvody.
  7. Popis synchronních sekvenčních obvodů, popis konečných automatů, asynchronní sekvenční obvody.
  8. Modelování obvodů a událostně řízená simulace, testování obvodů a návrh testů, funkční simulace (ModelSIM), co-simulace.
  9. Syntéza obvodů, omezení (constraints), syntéza pro FPGA, časová simulace.
  10. Pokročilé techniky (pipelining, retiming, sdílení komponent, flattening a strukturování)
  11. Příkladová studie komplexních obvodů: řízení maticového LED displeje, UART, ETHERNET
  12. Příkladová studie komplexních obvodů: RISC procesor
  13. Obvody FPGA, využití masivního paralelismu v kryptografii (RC4, DES), DNA-alignment

Syllabus - others, projects and individual work of students:
Individual project.

Progress assessment

Class credit is based on the quality of the class project. The minimal number of points which are required from the project is 50. Otherwise, no credit will be assigned to a student.

Controlled instruction

Project and its defence supported by the written technical report in English language.

Course inclusion in study plans

  • Programme IT-BC-3, field BIT, 2nd year of study, Compulsory-Elective
Back to top