Result Details
Metodika návrhu řadiče rekonfigurace pro Systémy odolné proti poruchám
Programovatelná hradlová pole (FPGA) jsou v dnešní době populární nejen pro vestavěné systémy. Jejich nevýhodou je náchylnost na sluneční aktivitu, která díky radioaktivnímu záření způsobuje poruchy konfigurační paměti známé jako SEU. Ty mohou způsobit selhání celého systému. Proto je vyvíjena řada metod pro zvýšení odolnosti proti poruchám. Pro FPGA je typické využití prostorové redundance např. TMR, která ale poruchy pouze maskuje. Proto je velice vhodné využít klíčové schopnosti FPGA - rekonfigurace a tudíž moci poruchy opravit. Vše potřebné k opravě pomocí rekonfigurace musí zajistit její řadič. Ovšem existuje mnoho přístupů jak jej implementovat a proto se v rámci disertační práce zabývám jeho návrhem. Dále je představen nástroj pro odhad spolehlivosti systému založeného na TMR a rekonfiguraci. Nástroj je založený na simulaci systému s parametry MTTF a dobou rekonfigurace.
Řadič rekonfigurace, systémy odolné proti poruchám, částečná dynamická rekonfigurace, FPGA.
Reconfiguration Controller, Fault Tolerant Systems, Partial Reconfiguration, FPGA.
@inproceedings{BUT155072,
author="Richard {Pánek}",
title="Metodika návrhu řadiče rekonfigurace pro Systémy odolné proti poruchám",
booktitle="Počítačové architektury & diagnostika 2018",
year="2018",
pages="21--24",
publisher="Západočeská univerzita v Plzni",
address="Stachy",
isbn="978-80-261-0814-6",
url="https://www.fit.vut.cz/research/publication/11770/"
}