Detail výsledku
Set of tools for RTL circuits testability analysis
Kotásek Zdeněk, doc. Ing., CSc., UPSY (FIT), UTKO (FEKT)
Homepage of the product: http://www.fit.vutbr.cz/~skarvada/ruz/
Developed tools can be used for automatic transformation of digital circuit design written in structural VHDL to formal model that was developed on DCS. It is possible to use them for transparent data paths (I-paths) search, testability analysis, scan chain design. Custom cell libraries can be used.
RTL, testability analysis, I-paths search, formal model, scan chain design
Domácí stránka produktu: http://www.fit.vutbr.cz/~skarvada/ruz/
Tento produkt je volně šířitelný software: je možné jej dále distribuovat a/nebo modifikovat při dodržení podmínek GNU GPL publikovaných Free Software Foundation, buď ve verzi 3 nebo (dle vašeho úsudku) libovolné vyšší verzi, viz http://www.fsf.org/licensing/licenses/gpl.html