Fakulta informačních technologií VUT v Brně

Detail publikace

Relaxed equivalence checking: a new challenge in logic synthesis

VAŠÍČEK Zdeněk. Relaxed equivalence checking: a new challenge in logic synthesis. In: Proceedings 2017 IEEE 20th International Symposium on Design and Diagnotics of Electronic Circuit & Systems. Dresden: IEEE Computer Society, 2017, s. 1-6. ISBN 978-1-5386-0472-4.
Název česky
Přibližná ekvivalence: nový problém logické syntézy
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Abstrakt

Funkční ekvivalence je takřka neodmyslitelnou součástí každého syntézního nástroje. Formální ekvivalence je jedním z klíčových nástrojů, který dovoluje syntéze garantovat, že dva obvody reprezentují stejnou logickou funkci. Nástroje formální ekvivalence prošly mnohaletým vývojem a umožňují řešit komplexní problémy, tj. obvody obsahující miliony hradel. S příchodem konceptu přibližného počítání se však objevil problém nový - otázka formální přibližné ekvivalence.
Rok
2017
Strany
1-6
Sborník
Proceedings 2017 IEEE 20th International Symposium on Design and Diagnotics of Electronic Circuit & Systems
Konference
20th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems 2017, Hotel Taschenbergpalais Kempinski, Dresden, DE
ISBN
978-1-5386-0472-4
Vydavatel
IEEE Computer Society
Místo
Dresden, DE
DOI
BibTeX
@INPROCEEDINGS{FITPUB11410,
   author = "Zden\v{e}k Va\v{s}\'{i}\v{c}ek",
   title = "Relaxed equivalence checking: a new challenge in logic synthesis",
   pages = "1--6",
   booktitle = "Proceedings 2017 IEEE 20th International Symposium on Design and Diagnotics of Electronic Circuit \& Systems",
   year = 2017,
   location = "Dresden, DE",
   publisher = "IEEE Computer Society",
   ISBN = "978-1-5386-0472-4",
   doi = "10.1109/DDECS.2017.7968435",
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/11410"
}
Nahoru