Detail publikace
Effective FPGA Architecture for General CRC
Cabal Jakub, Ing. (CESNET)
Kořenek Jan, doc. Ing., Ph.D. (UPSY FIT VUT)
Jak rychlosti digitálních sítí a paměťových rozhraní neustále rostou, je potřeba stále rychlejších implementací kódů pro detekci chyb. Cyklické redundantní součety (CRC) jsou běžně a široce používanými druhy kódů pro zajištění konzistence nebo detekci nahodilých změn v přenášených datech. Představujeme novou FPGA architekturu pro výpočet CRC hodnot navrženou speciálně pro obecné vysokorychlostní datové přenosy. Její unikátní vlastností je schopnost zpracovat vícero nezávislých datových paketů (transakcí) v každém hodinovém taktu, což je nutností k dosažení vysoké celkové propustnosti na velice širokých datových sběrnicích. Navržený přístup je možné efektivně využít v MAC vrstvě Ethernetu pro různé rychlosti, v kontroléru paměti Hybrid Memory Cube (HMC), a mnoha dalších technologiích užívajících jakýkoli druh CRC. Experimentální výsledky potvrzují, že navržená architektura dosahuje efektivní propustnost dostatečnou pro několika-terabitové Ethernetové linky (přes 2 Tbps nebo přes 3000 Mpps) na jediném Xilinx UltraScale+ FPGA čipu. Kromě toho je dosaženo lepšího využití zdrojů na FPGA v porovnání s existující CRC implementaci pro HMC kontrolér (až 70 % úspora).
@INPROCEEDINGS{FITPUB11987, author = "Luk\'{a}\v{s} Kekely and Jakub Cabal and Jan Ko\v{r}enek", title = "Effective FPGA Architecture for General CRC", pages = "211--223", booktitle = "Architecture of Computing Systems - ARCS 2019", year = 2019, location = "Neuvedeno, CH", publisher = "Springer International Publishing", ISBN = "978-3-030-18655-5", doi = "10.1007/978-3-030-18656-2\_16", language = "english", url = "https://www.fit.vut.cz/research/publication/11987" }