Detail publikace
Reliability Analysis of Reconfiguration Controller for FPGA-Based Fault Tolerant Systems: Case Study
Lojda Jakub, Ing., Ph.D. (UPSY FIT VUT)
Podivínský Jakub, Ing., Ph.D. (UPSY FIT VUT)
Kotásek Zdeněk, doc. Ing., CSc. (UPSY FIT VUT)
Tento článek se zabývá analýzou spolehlivosti řadiče rekonfigurace, který může být součástí řídicího systému odolného proti poruchám. Tento řadič je navržen pro FPGA, kdy využívá částečnou dynamickou rekonfiguraci FPGA k opravě potenciálních poruch v konfigurační paměti FPGA. Tyto poruchy, které se nazývají SEU, mohou být vyvolány radiačními účinky. Proto je při navrhování obvodů pro kritická prostředí měření nebo odhad odolnosti proti poruchám velmi důležitý. Spolehlivost samotného řadiče rekonfigurace je tedy významná, proto se využívá framework FST-EST (Fault Tolerance ESTimation), který nalezne kritické konfigurační bity obvodu. Dva přístupy jsou použity a porovnány: vyhodnocení pouze použitých LUT a vyhodnocení všech konfiguračních bitů. Zjistili jsme 20-násobné snížení časové náročnosti na úkor nepatrného snížení množství objevených kritických konfiguračních bitů. Získané výsledky jsou téměř rovnocenné.
@INPROCEEDINGS{FITPUB12101, author = "Richard P\'{a}nek and Jakub Lojda and Jakub Podiv\'{i}nsk\'{y} and Zden\v{e}k Kot\'{a}sek", title = "Reliability Analysis of Reconfiguration Controller for FPGA-Based Fault Tolerant Systems: Case Study", pages = "121--124", booktitle = "2020 International Symposium on VLSI Design, Automation, and Test (VLSI-DAT) : proceedings of technical papers", year = 2020, location = "Hsinchu, TW", publisher = "IEEE Computer Society", ISBN = "978-1-7281-6083-2", doi = "10.1109/VLSI-DAT49148.2020.9196269", language = "english", url = "https://www.fit.vut.cz/research/publication/12101" }