Detail publikace
Automated Design and Usage of the Fault-Tolerant Dynamic Partial Reconfiguration Controller for FPGAs
Pánek Richard, Ing. (UPSY FIT VUT)
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY FIT VUT)
Kotásek Zdeněk, doc. Ing., CSc. (UPSY FIT VUT)
Návrh systémů odolných proti poruchám, automatizace elektronického návrhu, dynamická částečná rekonfigurace, alokace a vkládání redundance, FPGA, VHDL
Tento článek prezentuje novou metodu automatizace návrhu systémů odolných proti poruchám (OPP, z angl. Fault Tolerant) pro systémy založených na dynamicky rekonfigurovatelných polích FPGA (z angl. Field Programmable Gate Arrays). Cílem metody je minimalizovat lidské interakce potřebné k začlenění mechanismů OPP do existujícího systému. Začíná se zdrojovým kódem původního (tj. neodolného) obvodu. Pokračuje automatizovanou manipulací se zdrojovým kódem, algoritmickým strategickým výběrem vhodných technik OPP, průzkumem prostoru kandidátních implementací OPP a výběrem výsledné implementace. Součástí metody je také efektivní vyhodnocení dosažených parametrů OPP prováděných na cílovém HW. Vzhledem k tomu, že je použit nový přístup pracující na úrovni jazyků pro popis HW, dochází k oddělení modifikace kódu, což naši metodu odlišuje od ostatních. Případová studie využívající tuto metodu se zaměřuje na návrh experimentálního řadiče částečné dynamické rekonfigurace pro FPGA. Tento řadič se využívá pro obnovu komponent selhávajících v důsledku pozměněných bitů konfiguračního řetězce FPGA. Metodu jsme použili ke generování sady Pareto-optimálních řadičů při zohlednění střední doby do selhání (z angl. Mean Time to Failure - MTTF), spotřeby energie a zabrané plochy na čipu. Poté je řadič OPP připojen k několika benchmarkovým obvodům a parametry spolehlivosti jsou vyhodnocovány na úrovni celého systému. Naše výsledky ukazují, že nahrazením standardního rekonfigurovatelného řadiče naším automaticky navrženým řadičem se pro jeden konkrétní benchmark velikost návrhu zvýšila o 20,1 % a MTTF o 11,7 %. Účinnost je však velmi závislá na velikosti cílového systému, MTTF a funkčnosti obvodu. Také odhadujeme, že komplexní systém definovaný 500 tisíci konfiguračních bitů by zlepšil MTTF o více než 50 %.
@ARTICLE{FITPUB12769, author = "Jakub Lojda and Richard P\'{a}nek and Luk\'{a}\v{s} Sekanina and Zden\v{e}k Kot\'{a}sek", title = "Automated Design and Usage of the Fault-Tolerant Dynamic Partial Reconfiguration Controller for FPGAs", pages = "1--16", journal = "Microelectronics Reliability", volume = 2023, number = 144, year = 2023, ISSN = "0026-2714", doi = "10.1016/j.microrel.2023.114976", language = "english", url = "https://www.fit.vut.cz/research/publication/12769" }