Detail publikace

Automated Verifiability-Driven Design of Approximate Circuits: Exploiting Error Analysis

VAŠÍČEK Zdeněk, MRÁZEK Vojtěch a SEKANINA Lukáš. Automated Verifiability-Driven Design of Approximate Circuits: Exploiting Error Analysis. In: 2024.
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Vašíček Zdeněk, doc. Ing., Ph.D. (UPSY FIT VUT)
Mrázek Vojtěch, Ing., Ph.D. (UPSY FIT VUT)
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY FIT VUT)
Rok
2024 (v tisku)
Konference
Design, Automation and Test in Europe, Valencia, ES
BibTeX 
@INPROCEEDINGS{FITPUB13136,
   author = "Zden\v{e}k Va\v{s}\'{i}\v{c}ek and Vojt\v{e}ch Mr\'{a}zek and Luk\'{a}\v{s} Sekanina",
   title = "Automated Verifiability-Driven Design of Approximate Circuits: Exploiting Error Analysis",
   year = 2024,
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/13136"
}
Nahoru