Detail výsledku

On the Petri Net Based Test Scheduling

RŮŽIČKA, R. On the Petri Net Based Test Scheduling. Proceedings of the Work in Progress Session at Euromicro SEAA/DSD 2005. Linz: Johannes Kepler University Linz, 2005. p. 18-19. ISBN: 3-902457-09-0.
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Růžička Richard, doc. Ing., Ph.D., MBA, UPSY (FIT)
Abstrakt

This paper discusses some problems with test scheduling optimization of register transfer level (RTL) digital circuit design. The Petri net model, previously proposed for testability verification purposes is now used as a base of C/E system which models test application process. To schedule application of test patterns to elements of a circuit under test, possibility of concurrency must be considered firstly. Parallelism during test application process can significantly reduce time of testing. Another advantage of the approach is that all methods are described formally and are proved.

Klíčová slova

RTL digital circuit testability, test scheduling optimization

Rok
2005
Strany
18–19
Sborník
Proceedings of the Work in Progress Session at Euromicro SEAA/DSD 2005
Konference
8th EUROMICRO CONFERENCE ON DIGITAL SYSTEM DESIGN
ISBN
3-902457-09-0
Vydavatel
Johannes Kepler University Linz
Místo
Linz
BibTeX 
@inproceedings{BUT18034,
  author="Richard {Růžička}",
  title="On the Petri Net Based Test Scheduling",
  booktitle="Proceedings of the Work in Progress Session at Euromicro SEAA/DSD 2005",
  year="2005",
  pages="18--19",
  publisher="Johannes Kepler University Linz",
  address="Linz",
  isbn="3-902457-09-0"
}
Projekty
Formální přístup k plánování testu číslicových obvodů, GAČR, Postdoktorandské granty, GP102/03/P176, zahájení: 2003-01-01, ukončení: 2005-12-31, ukončen
Moderní metody syntézy číslicových systémů, GAČR, Standardní projekty, GA102/04/0737, zahájení: 2004-01-01, ukončení: 2006-12-31, ukončen
Výzkumné skupiny
Výzkumná skupina Spolehlivé číslicové systémy (VZ DEPSYS)
Pracoviště
Ústav počítačových systémů (UPSY)
Nahoru