Fakulta informačních technologií VUT v Brně

Detail publikace

Hardware Accelerated Pattern Matching Based on Deterministic Finite Automata with Perfect Hashing

KAŠTIL Jan a KOŘENEK Jan. Hardware Accelerated Pattern Matching Based on Deterministic Finite Automata with Perfect Hashing. In: Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems DDECS 2010. Vienna: IEEE Computer Society, 2010, s. 149-152. ISBN 978-1-4244-6610-8.
Název česky
Hardwarově akcelerované vyhledávání vzorů založené na deterministickém konečném automatu s perfektním hašováním
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Kaštil Jan, Ing. (UPSY FIT VUT)
Kořenek Jan, doc. Ing., Ph.D. (UPSY FIT VUT)
Abstrakt
S nárustem množství dat přenášených počítačovými sítěmi roste také množství škodlivých přenosů. Proto je nutné chránit počítačové sítě pomocí bezpečnostních systémů jako jsou firewally a IDS pracujícími na gigabitových rychlostech. Vyhledávání vzorů je kritickou operací moderních IDS. Tento článek analyzuje reguláírní výrazy používané moderními IDS. Podle naší analýzy, více než 64 procent regulárních výrazů odpovídá automatům s méně než 20procentním zaplněním přechodové tabulky, což umožňuje efektivní implementaci vysokorychlostního vyhledávání vzorů na platformě FPGA. Navrhujeme vhodnou architekturu pro vysokorychlostní vyhledávání vzorů, jejíž paměťové nároky se blíží teoretickému limitu pro řídce zaplněné tabulky.
Anotace
With the increased amount of data transferred by
computer networks, the amount of the malicious traffic also
increases and therefore it is necessary to protect networks
by security systems such as firewalls and Intrusion Detection
Systems (IDS) operating at multigigabit speeds. Pattern matching
is the time critical operation of current IDS. This paper deals
with the analysis of regular expressions used by modern IDS
to describe malicious traffic. According to our analysis, more
than 64 percent of regular expressions create Deterministic Finite
Automaton (DFA) with less than 20 percent of saturation of
the transition table which allows efficient implementation of
pattern matching into FPGA platform. We propose architecture
for fast pattern matching using perfect hashing suitable for
implementation into FPGA platform. The memory requirements
of presented architecture is closed to the theoretical minimum
for sparse transition tables.
Rok
2010
Strany
149-152
Sborník
Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems DDECS 2010
Konference
IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems 2010, Vienna, AT
ISBN
978-1-4244-6610-8
Vydavatel
IEEE Computer Society
Místo
Vienna, AT
BibTeX
@INPROCEEDINGS{FITPUB9200,
   author = "Jan Ka\v{s}til and Jan Ko\v{r}enek",
   title = "Hardware Accelerated Pattern Matching Based on Deterministic Finite Automata with Perfect Hashing",
   pages = "149--152",
   booktitle = "Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems DDECS 2010",
   year = 2010,
   location = "Vienna, AT",
   publisher = "IEEE Computer Society",
   ISBN = "978-1-4244-6610-8",
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/9200"
}
Soubory
Nahoru