Detail publikace
Reduction of Power Dissipation Through Parallel Optimization of Test Vector and Scan Register Sequences
Škarvada Jaroslav, Ing., Ph.D. (UPSY FIT VUT)
Strnadel Josef, Ing., Ph.D. (UPSY FIT VUT)
Ve článku je představena nová metoda redukce příkonu během aplikace testu. Výhodou této metody, ve srovnání s existujícími přístupy, je použití přesnějších postupů pro hodnocení příkonu testovaného obvodu. Vyšší přesnosti bylo dosaženo jednak použitím přesnější metriky a jednak simulací aplikace testu. Namísto odhadu příkonu vycházejícího z vyhodnocení Hammingovy vzdálenosti mezi testovacími vektory je v případě naší metody příkon ohodnocen na základě znalosti nízkoúrovňové struktury obvodu pro konkrétní cílovou technologii - v našem případě CMOS popsanou pomocí AMI knihovny. Další přínos navžené metody spočívá v tom, že neoptimalizuje pořadí aplikace testovacích vektorů a pořadí registrů ve scan řetězcích nezávisle na sobě, tj. postupně, jako to dělají ostatní metody, ale závisle na sobě, tj. souběžně. Díky těmto vlastnostem dosahuje navržená metoda lepších výsledků v podstatném procentu experimentů prováděných nad benchmarkovými obvody ze sad ISCAS85, ISCAS89 a ITC99.
@INPROCEEDINGS{FITPUB9201, author = "Zden\v{e}k Kot\'{a}sek and Jaroslav \v{S}karvada and Josef Strnadel", title = "Reduction of Power Dissipation Through Parallel Optimization of Test Vector and Scan Register Sequences", pages = "364--369", booktitle = "Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems", year = 2010, location = "Vienna, AT", publisher = "IEEE Computer Society", ISBN = "978-1-4244-6610-8", language = "english", url = "https://www.fit.vut.cz/research/publication/9201" }