Detail výsledku

Hardware Accelerated Functional Verification

ZACHARIÁŠOVÁ, M. Hardware Accelerated Functional Verification. Proceedings of the 17th Conference STUDENT EEICT 2011. Brno: Faculty of Information Technology BUT, 2011. p. 321-323. ISBN: 978-80-214-4272-6.
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Zachariášová Marcela, Ing., Ph.D., FIT (FIT)
Abstrakt

Functional verification is a widespread technique for checking whether a hardware system satisfies a given correctness specification. The complexity of modern computer systems is rapidly rising and the verification process takes significant amount of time. It is a challenging process to find appropriate acceleration techniques. We introduce a strategy for acceleration of functional verification using FPGAs by targeting special components of the verification environment to the FPGA.

Klíčová slova

functional verification, testbench, SystemVerilog, hardware acceleration, FPGA

URL
Rok
2011
Strany
321–323
Sborník
Proceedings of the 17th Conference STUDENT EEICT 2011
Konference
Student EEICT 2011
ISBN
978-80-214-4272-6
Vydavatel
Faculty of Information Technology BUT
Místo
Brno
BibTeX 
@inproceedings{BUT76419,
  author="Marcela {Zachariášová}",
  title="Hardware Accelerated Functional Verification",
  booktitle="Proceedings of the 17th Conference STUDENT EEICT 2011",
  year="2011",
  pages="321--323",
  publisher="Faculty of Information Technology BUT",
  address="Brno",
  isbn="978-80-214-4272-6",
  url="http://www.feec.vutbr.cz/EEICT/2011/sbornik/02-Magisterske%20projekty/10-Pocitacove%20systemy/10-xsimko03.pdf"
}
Projekty
Pokročilé bezpečné, spolehlivé a adaptivní IT, VUT, Vnitřní projekty VUT, FIT-S-11-1, zahájení: 2011-01-01, ukončení: 2013-12-31, ukončen
Výzkum informačních technologií z hlediska bezpečnosti, MŠMT, Institucionální prostředky SR ČR (např. VZ, VC), MSM0021630528, zahájení: 2007-01-01, ukončení: 2013-12-31, řešení
Pracoviště
Ústav počítačových systémů (UPSY)
Nahoru