Detail předmětu
Základy návrhu digitálních čipů
ZCH Ak. rok 2025/2026 letní semestr 5 kreditů
Úvod do procesu návrhu číslicových čipů v technologii CMOS. Představení klíčových prvků na úrovni tranzistorů, jejich chování a pravidel použití v návrhu VLSI obvodů. Využití prvků k výstavbě kombinačních i sekvenčních číslicových obvodů, typické struktury, problematika zpoždění, časování, spotřeby. Proces návhru, nastavení podmínek návrhu, optimalizace, implementace a verifikace návrhu. Signoff analýza. Nástroje pro návrh.
Garant předmětu
Jazyk výuky
Zakončení
Rozsah
- 26 hod. přednášky
- 12 hod. laboratoře
- 18 hod. projekty
Zajišťuje ústav
Přednášející
Cíle předmětu
- Získat přehled o celém procesu návrhu VLSI číslicových obvodů v technologii CMOS, poznat jednotlivé kroky procesu a jejich návaznost, získat představu o jejich náročnosti a úskalích.
- Poznat nástroje pro podporu návrhu VLSI číslicových obvodů v technologii CMOS.
- Prakticky si vyzkoušet klíčové kroky procesu návrhu na jednoduchých příkladech.
Požadované prerekvizitní znalosti a dovednosti
Znalosti základů elektroniky, chování základních prvků (rezistor, kondenzátor, cívka, dioda, tranzistor), obvodové zákony. Booleova algebra a její implementace v číslicových obvodech. Základní logická hradla (invertor, NAND, NOR, XOR), klopné obvody (T, D, J-K, R-S).
Literatura referenční
- Weste, N., Harris, D.: CMOS VLSI Design: A Circuits and Systems Perspective. 4th Edition, 2010. ISBN 978-0321547743.
Osnova přednášek
- MOS tranzistory – charakteristiky, neideální chování, nedostatky a problémy
- Technologie CMOS – proces výroby, vliv na pravidla návrhu a dopad technologie na proces návrhu
- Zpoždění – přechodný jev, modely zpoždění, časování sekvenčního chování číslicového obvodu
- Napájení a spotřeba CMOS obvodu – dynamická a statická spotřeba, optimalizace, architektury pro nízkou spotřebu
- Kombinační a sekvenční obvody CMOS – typické struktury, klopné obvody, synchronizace
- Datové cesty číslicového obvodu, realizace paměťových struktur, další struktury na čipu (napájení, hodiny, I/O).
- Ostatní technologie výroby čipů, mixed-signal čipy, využití IP jader, soft-jádra.
- Jazyk Verilog
- Design flow pro ASIC, časové constraints
- Mapování, optimalizace příkonu
- Implementace – design setup, floorplanning, syntéza hodin, verifikace
- Signoff analýza – statická časová analýza, gate-level simulace, analýza příkonu, formální verifikace
- Open HW nástroje
Průběžná kontrola studia
- Po každé přednášce 1-6 následuje elektronickou formou krátký test za až 3 body pro ověření klíčových znalostí z přednášek.
- V polovině semestru souhrnný písemný test za až 30 bodů ze znalostí, které jsou potřebné pro řešení praktických úloh v laboratoři a v projektu.
- Ve druhé polovině semestru celkem 4 laboratorní cvičení za až 3 body každé, cvičení vždy navazují na jednotlivé části procesu návrhu probrané na přednášce.
- Projekt na zvolené téma za až 40 bodů.