Detail práce

Překladač jazyka VHDL pro potřeby formální verifikace

Bakalářská práce Student: Matyáš Jiří Akademický rok: 2014/2015 Vedoucí: Charvát Lukáš, Ing.
Název anglicky
A VHDL Parser for Formal Verification
Jazyk práce
český
Abstrakt

Cílem této bakalářské práce je navrhnout a implementovat překladač, který umožňuje převod popisu hardware z jazyka VHDL do grafové reprezentace v jazyce VAM (Variable Assignment Language). Program je určen pro potřeby formální verifikace výzkumné skupiny VeriFIT Fakulty informačních technologií VUT Brno. Důvodem vypracování této práce je poskytnutí možnosti formálně verifikovat návrh hardware s využitím vysokoúrovňových návrhových jazyků, jakým je například jazyk VHDL.

Klíčová slova

VHDL překladač, Variable Assignment Model, formální verifikace, Icarus Verilog, data-flow graf, VVP mezikód

Ústav
Ústav inteligentních systémů FIT VUT v Brně
Studijní program
Informační technologie
Soubory
Stav
obhájeno, hodnocení A
Obhajoba
15. června 2015
Oponent
Smrčka Aleš, Ing., Ph.D.
Průběh obhajoby

Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm výborně (A).

Otázky u obhajoby
  1. Co je potřeba upravit, aby bylo možné při analýze výsledného VAM modelu zjistit původ dané konstrukce (tj. programovou lokaci ve zdrojovém VHDL souboru)?
  2. Které konstrukce jazyka VHDL a Verilog nejsou vaším nástrojem podporovány?
Komise
Janoušek Vladimír, doc. Ing., Ph.D. (UITS FIT VUT), předseda
Burget Lukáš, doc. Ing., Ph.D. (UPGM FIT VUT), člen
Kotásek Zdeněk, doc. Ing., CSc. (UPSY FIT VUT), člen
Křena Bohuslav, Ing., Ph.D. (UITS FIT VUT), člen
Matoušek Petr, doc. Ing., Ph.D., M.A. (UIFS FIT VUT), člen
Citace
MATYÁŠ, Jiří. Překladač jazyka VHDL pro potřeby formální verifikace. Brno, 2015. Bakalářská práce. Vysoké učení technické v Brně, Fakulta informačních technologií. 2015-06-15. Vedoucí práce Charvát Lukáš. Dostupné z: https://www.fit.vut.cz/study/thesis/17220/
BibTeX 
@bachelorsthesis{FITBT17220,
    author = "Ji\v{r}\'{i} Maty\'{a}\v{s}",
    type = "Bakal\'{a}\v{r}sk\'{a} pr\'{a}ce",
    title = "P\v{r}eklada\v{c} jazyka VHDL pro pot\v{r}eby form\'{a}ln\'{i} verifikace",
    school = "Vysok\'{e} u\v{c}en\'{i} technick\'{e} v Brn\v{e}, Fakulta informa\v{c}n\'{i}ch technologi\'{i}",
    year = 2015,
    location = "Brno, CZ",
    language = "czech",
    url = "https://www.fit.vut.cz/study/thesis/17220/"
}

Závěrečné práce

Nahoru