Detail práce
Využití syntézy na systémové úrovni pro aplikace s platformou ZYNQ
Práce se zabývá využitím syntézy na systémové úrovni v aplikaci pro zpracování obrazu. Aplikace je určena pro platformu Xilinx ZYNQ. Komponenty v FPGA jsou popsány v jazyce C++. K implementaci bylo použito vývojové prostředí Xilinx Vivado HLS. V rámci práce byly navrženy a implementovány filtry obrazu (Sobelův, mediánový, bilaterální) a také architektura ke klasifikátoru AdaBoost pro detekci registračních značek vozidel. Jako rozšíření byla implementována komponenta pro vyhledávání začátku paketu.
Syntéza na systémové úrovni, Xilinx Zynq, Vivado Design Suite, FPGA, zpracování obrazu
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázku oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm "A".
Co je to datový typ bayer_8 na str. 21, a kolik různých typů by to mohlo znamenat?
Fučík Otto, doc. Dr. Ing. (UPSY FIT VUT), člen
Holub Jan, prof. Ing., Ph.D. (FIT ČVUT), člen
Jaroš Jiří, doc. Ing., Ph.D. (UPSY FIT VUT), člen
Kořenek Jan, doc. Ing., Ph.D. (UPSY FIT VUT), člen
Rychlý Marek, RNDr., Ph.D. (UIFS FIT VUT), člen
@mastersthesis{FITMT17759, author = "Ji\v{r}\'{i} Hus\'{a}k", type = "Diplomov\'{a} pr\'{a}ce", title = "Vyu\v{z}it\'{i} synt\'{e}zy na syst\'{e}mov\'{e} \'{u}rovni pro aplikace s platformou ZYNQ", school = "Vysok\'{e} u\v{c}en\'{i} technick\'{e} v Brn\v{e}, Fakulta informa\v{c}n\'{i}ch technologi\'{i}", year = 2015, location = "Brno, CZ", language = "czech", url = "https://www.fit.vut.cz/study/thesis/17759/" }