Detail práce
Procesní jednotka pro analýzu a editaci síťového provozu v FPGA
Tato práce se zabývá návrhem a implementací Procesní jednotky pro analýzu a editaci síťového provozu. Jejím úkolem je analyzovat příchozí síťový tok a provádět editace hlaviček paketů nezbytné pro jejich správné doručení. Navržená architektura má následující vlastnosti. Vychází z konceptu proudových procesorů, který umožňuje paralelní zpracování nezávislých elementů proudu (paketů). Dovoluje použít více proudových klientů pracujících nad stejným proudem, čímž umožňuje provádět několik výpočtů zároveň. Proudoví klienti mohou fungovat buď autonomně, nebo mohou být řízeni programem. Pakety jsou zpracovávány na základě vstupních metadat a po úpravě posílány na výstup. Implementace je provedena v jazyce VHDL. Cílovou technologií je programovatelné hradlové pole (FPGA).
Proudový procesor, Liberouter, Ethernet, IPv4, IPv6, FPGA, VHDL
Janoušek Vladimír, doc. Ing., Ph.D. (UITS FIT VUT), člen
Kotásek Zdeněk, doc. Ing., CSc. (UPSY FIT VUT), člen
Krejčíček Jaromír, prof. Ing., CSc. (UNOB), člen
Křena Bohuslav, Ing., Ph.D. (UITS FIT VUT), člen
Matoušek Petr, doc. Ing., Ph.D., M.A. (UIFS FIT VUT), člen
@mastersthesis{FITMT4741, author = "Jan Pazdera", type = "Diplomov\'{a} pr\'{a}ce", title = "Procesn\'{i} jednotka pro anal\'{y}zu a editaci s\'{i}\v{t}ov\'{e}ho provozu v FPGA", school = "Vysok\'{e} u\v{c}en\'{i} technick\'{e} v Brn\v{e}, Fakulta informa\v{c}n\'{i}ch technologi\'{i}", year = 2007, location = "Brno, CZ", language = "czech", url = "https://www.fit.vut.cz/study/thesis/4741/" }