Detail práce

Hardwarová akcelerace analýzy a extrakce položek z hlaviček paketů

Bakalářská práce Student: Polčák Libor Akademický rok: 2007/2008 Vedoucí: Kořenek Jan, doc. Ing., Ph.D.
Název anglicky
Hardware Acceleration of Analysis and Header Field Extraction
Jazyk práce
český
Abstrakt

Tato práce se zabývá analýzou paketů a jejich zpracováním ve vysokorychlostních sítích zapoužití FPGA. Byl navržen model analýzy protokolů a vhodná hardwarové architektura.Popis protokolů je možno vytvořit pomocí XML, který je automatizovaně převeden dopopisu ve VHDL. Díky tomu, že se zpracovává současně více bajtů, případně hlavičekprotokolů, v jednom hodinovém cyklu, je navržená jednotka schopna zpracovávat paketyna rychlostech 10 Gb/s.

Klíčová slova

Síť, analýza paketů, extrakce položek, FPGA.

Ústav
Ústav počítačových systémů FIT VUT v Brně
Studijní program
Informační technologie
Soubory
Stav
obhájeno, hodnocení A
Obhajoba
9. června 2008
Oponent
Tobola Jiří, Ing.
Komise
Kotásek Zdeněk, doc. Ing., CSc. (UPSY FIT VUT), předseda
Drábek Vladimír, doc. Ing., CSc. (UPSY FIT VUT), člen
Hrubý Martin, Ing., Ph.D. (UITS FIT VUT), člen
Malo Roman, Ing., Ph.D. (Mendelu), člen
Matoušek Petr, doc. Ing., Ph.D., M.A. (UIFS FIT VUT), člen
Strnadel Josef, Ing., Ph.D. (UPSY FIT VUT), člen
Citace
POLČÁK, Libor. Hardwarová akcelerace analýzy a extrakce položek z hlaviček paketů. Brno, 2008. Bakalářská práce. Vysoké učení technické v Brně, Fakulta informačních technologií. 2008-06-09. Vedoucí práce Kořenek Jan. Dostupné z: https://www.fit.vut.cz/study/thesis/5232/
BibTeX 
@bachelorsthesis{FITBT5232,
    author = "Libor Pol\v{c}\'{a}k",
    type = "Bakal\'{a}\v{r}sk\'{a} pr\'{a}ce",
    title = "Hardwarov\'{a} akcelerace anal\'{y}zy a extrakce polo\v{z}ek z hlavi\v{c}ek paket\r{u}",
    school = "Vysok\'{e} u\v{c}en\'{i} technick\'{e} v Brn\v{e}, Fakulta informa\v{c}n\'{i}ch technologi\'{i}",
    year = 2008,
    location = "Brno, CZ",
    language = "czech",
    url = "https://www.fit.vut.cz/study/thesis/5232/"
}

Závěrečné práce

Nahoru