Detail publikace
Hardware Architecture for the Fast Pattern Matching
KAŠTIL Jan, KOŠAŘ Vlastimil a KOŘENEK Jan. Hardware Architecture for the Fast Pattern Matching. In: 2013 IEEE 16th International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS). Brno: IEEE Computer Society, 2013, s. 120-123. ISBN 978-1-4673-6133-0.
Název česky
Hardwarová architektura pro rychlé vyhledávání vzorů
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Kaštil Jan, Ing. (UPSY FIT VUT)
Košař Vlastimil, Ing., Ph.D. (UPSY FIT VUT)
Kořenek Jan, doc. Ing., Ph.D. (UPSY FIT VUT)
Košař Vlastimil, Ing., Ph.D. (UPSY FIT VUT)
Kořenek Jan, doc. Ing., Ph.D. (UPSY FIT VUT)
Abstrakt
Článek se zabývá návrhem architektury FPGA implementace systému pro rychlé vyhledávání regulárních výrazů. Prezentovaná architektura dosahuje rychlostí 4.8Gigabitů za sekundu s podporou vyhedávání na úrovni síťových toků.
Rok
2013
Strany
120-123
Sborník
2013 IEEE 16th International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS)
Konference
IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems 2013, Karlovy Vary, CZ
ISBN
978-1-4673-6133-0
Vydavatel
IEEE Computer Society
Místo
Brno, CZ
BibTeX
@INPROCEEDINGS{FITPUB10238, author = "Jan Ka\v{s}til and Vlastimil Ko\v{s}a\v{r} and Jan Ko\v{r}enek", title = "Hardware Architecture for the Fast Pattern Matching", pages = "120--123", booktitle = "2013 IEEE 16th International Symposium on Design and Diagnostics of Electronic Circuits \& Systems (DDECS)", year = 2013, location = "Brno, CZ", publisher = "IEEE Computer Society", ISBN = "978-1-4673-6133-0", language = "english", url = "https://www.fit.vut.cz/research/publication/10238" }