Detail publikace

FPGA Prototyping and Accelerated Verification of ASIPs

PODIVÍNSKÝ Jakub, ZACHARIÁŠOVÁ Marcela, ČEKAN Ondřej a KOTÁSEK Zdeněk. FPGA Prototyping and Accelerated Verification of ASIPs. In: IEEE 18th International Symposium on Design and Diagnostics of Electronic Circuits and Systems. Belgrade: IEEE Computer Society, 2015, s. 145-148. ISBN 978-1-4799-6780-3.
Název česky
Prototypování a akcelerace verifikace ASIP procesorů pomocí FPGA
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Podivínský Jakub, Ing., Ph.D. (UPSY FIT VUT)
Zachariášová Marcela, Ing., Ph.D. (UPSY FIT VUT)
Čekan Ondřej, Ing., Ph.D. (UPSY FIT VUT)
Kotásek Zdeněk, doc. Ing., CSc. (UPSY FIT VUT)
Klíčová slova

UVM, akcelerace, FPGA prototypování, ASIP

Abstrakt

Současným trendem ve verifikaci systémů na čipu je vytvářet verifikační řešení zaměřená na specifika SoC architektur. Důvodem je, že použití obecných architektur verifikačních prostředí pro tyto komplexní systémy je značně složité. V tomto článku je představeno řešení pro oblast Procesorů s aplikačně specifickou instrukční sadou (ASIP) a oblast multi-procesorových systémů na čipu, které obsahují několik ASIP procesorů. Představujeme prototypování a akceleraci funkční verifikace těchto systémů pomocí FPGA, přičemž akcelerované funkční prostředí zůstává konzistentní s původním verifikačním prostředím podle principů UVM  (Universal Verification Methodology). Hlavními vlastnostmi tohoto řešení jsou automatické generování verifikačního prostředí a akcelerovaná verifikace běžící na reálném hardware. Výhodou je také možnost ladění na reálném hardware.

Rok
2015
Strany
145-148
Sborník
IEEE 18th International Symposium on Design and Diagnostics of Electronic Circuits and Systems
Konference
IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems 2015, Belgrade, RS
ISBN
978-1-4799-6780-3
Vydavatel
IEEE Computer Society
Místo
Belgrade, RS
DOI
10.1109/DDECS.2015.33
EID Scopus
2-s2.0-84954127051
BibTeX 
@INPROCEEDINGS{FITPUB10881,
   author = "Jakub Podiv\'{i}nsk\'{y} and Marcela Zachari\'{a}\v{s}ov\'{a} and Ond\v{r}ej \v{C}ekan and Zden\v{e}k Kot\'{a}sek",
   title = "FPGA Prototyping and Accelerated Verification of ASIPs",
   pages = "145--148",
   booktitle = "IEEE 18th International Symposium on Design and Diagnostics of Electronic Circuits and Systems",
   year = 2015,
   location = "Belgrade, RS",
   publisher = "IEEE Computer Society",
   ISBN = "978-1-4799-6780-3",
   doi = "10.1109/DDECS.2015.33",
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/10881"
}
Nahoru