Detail výsledku

Universal Pseudo-random Generation of Assembler Codes for Processors

ČEKAN, O.; ZACHARIÁŠOVÁ, M.; KOTÁSEK, Z. Universal Pseudo-random Generation of Assembler Codes for Processors. Proceedings of The Third Workshop on Manufacturable and Dependable Multicore Architectures at Nanoscale. Grenoble: COST, European Cooperation in Science and Technology, 2015. p. 70-73.
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Čekan Ondřej, Ing., Ph.D., UPSY (FIT)
Zachariášová Marcela, Ing., Ph.D., UPSY (FIT)
Kotásek Zdeněk, doc. Ing., CSc., UPSY (FIT), UTKO (FEKT)
Abstrakt

The paper describes a universal generation of test stimuli  based  on  solving  constraints.  The  architecture  of  the universal generator consists of two formal models. The first one is used for describing the generated scenario and the second one for  specifying  constraints  for  this  scenario.  The  generation  of the  assembler  programs  for  Application-Specific  Instruction-set Processors (ASIPs) is an example of the use of this architecture. The  necessary  steps  needed  to  generate  a  valid  assembler  code are  described.  The  quality  of  the  generator  is  measured by  the instruction and statement coverage in functional verification.

Klíčová slova

universal generator, assembler, processor, functional verification

URL
Rok
2015
Strany
70–73
Sborník
Proceedings of The Third Workshop on Manufacturable and Dependable Multicore Architectures at Nanoscale
Vydavatel
COST, European Cooperation in Science and Technology
Místo
Grenoble
BibTeX 
@inproceedings{BUT168443,
  author="Ondřej {Čekan} and Marcela {Zachariášová} and Zdeněk {Kotásek}",
  title="Universal Pseudo-random Generation of Assembler Codes for Processors",
  booktitle="Proceedings of The Third Workshop on Manufacturable and Dependable Multicore Architectures at Nanoscale",
  year="2015",
  pages="70--73",
  publisher="COST, European Cooperation in Science and Technology",
  address="Grenoble",
  url="http://www.median-project.eu/wp-content/uploads/18_IV-2_median2015.pdf"
}
Projekty
Architektury paralelních a vestavěných počítačových systémů, VUT, Vnitřní projekty VUT, FIT-S-14-2297, zahájení: 2014-01-01, ukončení: 2016-12-31, ukončen
Centrum excelence IT4Innovations, MŠMT, Operační program Výzkum a vývoj pro inovace, ED1.1.00/02.0070, zahájení: 2011-01-01, ukončení: 2015-12-31, ukončen
Metodiky pro návrh systémů odolných proti poruchám do rekonfigurovatelných architektur - vývoj, implementace a verifikace, MŠMT, COST, COST IC1103, zahájení: 2011-06-15, ukončení: 2015-12-31, ukončen
Metodiky pro návrh systémů odolných proti poruchám do rekonfigurovatelných architektur - vývoj, implementace a verifikace, MŠMT, COST CZ (2011-2017), LD12036, zahájení: 2012-03-01, ukončení: 2015-11-30, ukončen
Výzkumné skupiny
Výzkumná skupina Spolehlivé číslicové systémy (VZ DEPSYS)
Pracoviště
Ústav počítačových systémů (UPSY)
Nahoru