Detail publikace

Fault Tolerance Properties of Systems Generated with the Use of High-Level Synthesis

LOJDA Jakub, PODIVÍNSKÝ Jakub a KOTÁSEK Zdeněk. Fault Tolerance Properties of Systems Generated with the Use of High-Level Synthesis. In: Proceedings of IEEE East-West Design & Test Symposium. Kazan: IEEE Computer Society, 2018, s. 80-86. ISBN 978-1-5386-5709-6.
Název česky
Odolnost proti poruchám systémů generovaných principy vysokoúrovňové syntézy
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Klíčová slova
Vysokoúrovňová syntéza, High-Level Synthesis, vyhodnocení odolnosti proti poruchám, odhad odolnosti proti poruchám, Catapult C, C++, VHDL.
Abstrakt
Během posledních dekád se elektronické systémy staly důležitou součástí řízení mnoha kritických procesů a tyto procesy vyžadují vysokou spolehlivost řízení. Tím jsou kladeny požadavky na vývojáře těchto systémů, aby i tyto systémy byly implementovány s vysokou mírou odolnosti. Díky stále rostoucí úrovni integrace na čipu se zvyšují i možnosti elektronických systémů. Tento fakt vede na realizaci pokročilých architektur, čímž je výrazně navyšován počet člověkohodin potřebných k návrhu. Obecně přijímanou strategií pro řešení tohoto problému je přesun vývoje na vyšší úroveň abstrakce (např. na úroveň algoritmu) a využít tzv. vysokoúrovňové syntézy (High-Level Synthesis, HLS). V našem výzkumu jsme se rozhodli ověřit, zda použití HLS ovlivní počet kritických bitů bitstreamu pro hradlová pole FPGA ve srovnání s klasickým přístupem, kdy je systém popisován v jazyce VHDL. Pro zvolenou sadu testů vyplynulo, že HLS dosahuje lepších výsledků nejen z pohledu spotřebovaných zdrojů, ale také z pohledu počtu kritických bitů bitstreamu, jenž jsou pro implementaci takto syntetizovaných obvodů použity. Pro zvolenou sadu obsahovaly obvody generované pomocí HLS o 3.03 procentních bodů méně kritických bitů. V těchto experimentech nebyla do testovaných obvodů vkládána redundance za účelem snížení počtu těchto kritických bitů.
Rok
2018
Strany
80-86
Sborník
Proceedings of IEEE East-West Design & Test Symposium
Konference
16th IEEE EAST-WEST DESIGN & TEST SYMPOSIUM, Kazan, RU
ISBN
978-1-5386-5709-6
Vydavatel
IEEE Computer Society
Místo
Kazan, RU
DOI
BibTeX
@INPROCEEDINGS{FITPUB11752,
   author = "Jakub Lojda and Jakub Podiv\'{i}nsk\'{y} and Zden\v{e}k Kot\'{a}sek",
   title = "Fault Tolerance Properties of Systems Generated with the Use of High-Level Synthesis",
   pages = "80--86",
   booktitle = "Proceedings of IEEE East-West Design \& Test Symposium",
   year = 2018,
   location = "Kazan, RU",
   publisher = "IEEE Computer Society",
   ISBN = "978-1-5386-5709-6",
   doi = "10.1109/EWDTS.2018.8524631",
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/11752"
}
Nahoru