Detail publikace

High-speed stateful packet classifier based on TSS algorithm optimized for off-chip memories

ORSÁK Michal a BENEŠ Tomáš. High-speed stateful packet classifier based on TSS algorithm optimized for off-chip memories. In: Proceedings - 2021 24th International Symposium on Design and Diagnostics of Electronic Circuits and Systems, DDECS 2021. Vídeň: CESNET, zájmové sdružení právnických osob, 2021, s. 151-156. ISBN 978-1-6654-3595-6.
Název česky
Architektura pro stavovou paketovou klasifikaci pro vysokorychlostní sítě s využítím externích pamětí.
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Orsák Michal, Ing. (UPSY FIT VUT)
Beneš Tomáš, Ing. (FIT ČVUT)
Klíčová slova

100G; cache, externí paměť, FPGA, LSU, vysokorychlostní sítě, Open vSwitch, OpenFlow, vykonávání mimo pořadí, paketová klasifikace, SmartNIC, TSS

Abstrakt

Tato práce prezentuje modulární architekturu stavového paketového klasifikátoru s vykonáváním mimo pořadí. Architektura využívá paměť DDR4 SDRAM pro uložení milionů klasifikačních pravidel i s jejich stavovou informací.
Přístup do paměti generovaný síťovým provozem výrazně degraduje propustnost DDR4 pamětí. Tato architektura obsahuje cache a agregační fronty, aby tento problém zmírnila.
Paměťový subsystém také podporuje rušení transakcí a využívá zpracování mimo pořadí i na úrovní paketů  v hlavní zřetězené lince pro další zvýšení propustnosti.
Implementace aktualizace pravidel je neblokující a může běžet během běžné klasifikace bez dopadů na výkon. Aktualizace může probíhat na stejných rychlostech jako vlastní vyhledávání. Architektura je optimalizovaná pro síťový provoz sítí moderních datacenter a nízkou spotřebu paměti na čipu. Díky tomu je vhodná pro implementaci virtuálních přepínačů jako je Open vSwitch. Výsledná architektura s konfigurací o velikosti milionů exact match pravidel dokáže zpracovávat provoz až na rychlosti 202 Gbit/s (300Mp/s) v případě obvyklých velikosti paketu až 51 Gbit/s (76 Mp/s) v nejhorším případě s nejkratšími pakety s použitím běžně dostupné dvoukanálové  64 bitové DDR4-2666 MHz.  Architektura využívá méně zdrojů FPGA (bez započítání paměti cache) než de facto standardní Xilinx MIG DDR4 řadič. Prezentovaná architektura umožňuje použít levné komoditní FPGA karty s DDR4 pamětmi pro zpracování provozu na 100Gbit/s sítích, což představuje výrazné snížení celkové ceny zařízení pro tyto úlohy.

Rok
2021
Strany
151-156
Sborník
Proceedings - 2021 24th International Symposium on Design and Diagnostics of Electronic Circuits and Systems, DDECS 2021
Konference
24th International Symposium on Design and Diagnostics of Electronic Circuits and Systems, Vídeň, AT
ISBN
978-1-6654-3595-6
Vydavatel
CESNET, zájmové sdružení právnických osob
Místo
Vídeň, AT
DOI
10.1109/DDECS52668.2021.9417060
UT WoS
000672620200030
EID Scopus
2-s2.0-85105570797
BibTeX 
@INPROCEEDINGS{FITPUB12457,
   author = "Michal Ors\'{a}k and Tom\'{a}\v{s} Bene\v{s}",
   title = "High-speed stateful packet classifier based on TSS algorithm optimized for off-chip memories",
   pages = "151--156",
   booktitle = "Proceedings - 2021 24th International Symposium on Design and Diagnostics of Electronic Circuits and Systems, DDECS 2021",
   year = 2021,
   location = "V\'{i}de\v{n}, AT",
   publisher = "CESNET National Research and Education Network",
   ISBN = "978-1-6654-3595-6",
   doi = "10.1109/DDECS52668.2021.9417060",
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/12457"
}
Nahoru