Detail publikace

A Novel Architecture for LZSS Compression of Configuration Bitstreams Within FPGA

IŠA Radek a MATOUŠEK Jiří. A Novel Architecture for LZSS Compression of Configuration Bitstreams Within FPGA. In: Proceedings - 2017 IEEE 20th International Symposium on Design and Diagnostics of Electronic Circuit and Systems, DDECS 2017. Dresden, 2017, s. 171-176. ISBN 978-1-5386-0471-7. Dostupné z: https://ieeexplore.ieee.org/document/7934587
Název česky
Nová architectura pro LZSS kompresi konfiguračních bitstreamů na FPGA
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Iša Radek, Ing. (CESNET)
Matoušek Jiří, Ing., Ph.D. (CESNET)
URL
Abstrakt

Výhodnost částečné dynamické rekonfigurace FPGA byla prokázána v řadě aplikačních domén. Využitelnost této vlastnosti je nicméně omezena časem potřebným pro rekonfiguraci vybrané části FPGA čipu. Tato nevýhoda je běžně adresována prostřednictvím komprese konfiguračního bitstreamu, často s využitím LZSS algoritmu. Pro zrychlení rekonfigurace v rámci autonomně se přizpůsobujících architektur je nicméně nutné implementovat kompresi bitstreamu přímo na FPGA čipu. Tento článek proto prezentuje novou architekturu modulu pro LZSS kompresi, která umožňuje dosáhnout velmi nízké spotřeby zdrojů či mnohonásobně vyšší propustnosti při zachování ostatní parametrů (včetně kompresního poměru) na přijatelné úrovni. Představená architektura je generická, což uživateli umožňuje vyladit velikost vstupního tokenu a velikost použitých bufferů tak, aby bylo dosaženo požadovaných charakteristik. Článek také obsahuje vyhodnocení různých kombinací velikosti vstupního tokenu, velikosti bufferů a kompresního poměru pro řadu konfiguračních bitstreamů. Takové vyhodnocení může pomoci uživatelům zvolit správnou kombinaci parametrů architektury pro konkrétní příklad užití.

Rok
2017
Strany
171-176
Sborník
Proceedings - 2017 IEEE 20th International Symposium on Design and Diagnostics of Electronic Circuit and Systems, DDECS 2017
Konference
20th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems 2017, Hotel Taschenbergpalais Kempinski, Dresden, DE
ISBN
978-1-5386-0471-7
Místo
Dresden, DE
DOI
10.1109/DDECS.2017.7934587
UT WoS
000403405200031
EID Scopus
2-s2.0-85021409092
BibTeX 
@INPROCEEDINGS{FITPUB13176,
   author = "Radek I\v{s}a and Ji\v{r}\'{i} Matou\v{s}ek",
   title = "A Novel Architecture for LZSS Compression of Configuration Bitstreams Within FPGA",
   pages = "171--176",
   booktitle = "Proceedings - 2017 IEEE 20th International Symposium on Design and Diagnostics of Electronic Circuit and Systems, DDECS 2017",
   year = 2017,
   location = "Dresden, DE",
   ISBN = "978-1-5386-0471-7",
   doi = "10.1109/DDECS.2017.7934587",
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/13176"
}
Nahoru