Detail publikace
A Novel Architecture for LZSS Compression of Configuration Bitstreams Within FPGA
Matoušek Jiří, Ing., Ph.D. (CESNET)
Výhodnost částečné dynamické rekonfigurace FPGA byla prokázána v řadě aplikačních domén. Využitelnost této vlastnosti je nicméně omezena časem potřebným pro rekonfiguraci vybrané části FPGA čipu. Tato nevýhoda je běžně adresována prostřednictvím komprese konfiguračního bitstreamu, často s využitím LZSS algoritmu. Pro zrychlení rekonfigurace v rámci autonomně se přizpůsobujících architektur je nicméně nutné implementovat kompresi bitstreamu přímo na FPGA čipu. Tento článek proto prezentuje novou architekturu modulu pro LZSS kompresi, která umožňuje dosáhnout velmi nízké spotřeby zdrojů či mnohonásobně vyšší propustnosti při zachování ostatní parametrů (včetně kompresního poměru) na přijatelné úrovni. Představená architektura je generická, což uživateli umožňuje vyladit velikost vstupního tokenu a velikost použitých bufferů tak, aby bylo dosaženo požadovaných charakteristik. Článek také obsahuje vyhodnocení různých kombinací velikosti vstupního tokenu, velikosti bufferů a kompresního poměru pro řadu konfiguračních bitstreamů. Takové vyhodnocení může pomoci uživatelům zvolit správnou kombinaci parametrů architektury pro konkrétní příklad užití.
@INPROCEEDINGS{FITPUB13176, author = "Radek I\v{s}a and Ji\v{r}\'{i} Matou\v{s}ek", title = "A Novel Architecture for LZSS Compression of Configuration Bitstreams Within FPGA", pages = "171--176", booktitle = "Proceedings - 2017 IEEE 20th International Symposium on Design and Diagnostics of Electronic Circuit and Systems, DDECS 2017", year = 2017, location = "Dresden, DE", ISBN = "978-1-5386-0471-7", doi = "10.1109/DDECS.2017.7934587", language = "english", url = "https://www.fit.vut.cz/research/publication/13176" }