Detail publikace
Verifikace testovatelnosti návrhu číslicového obvodu
ŠKARVADA Jaroslav. Verifikace testovatelnosti návrhu číslicového obvodu. In: Proceedings of 10th Conference and Competition Student EEICT 2004, Volume 1. Brno: Fakulta elektrotechniky a komunikačních technologií VUT v Brně, 2004, s. 275-277. ISBN 80-214-2634-9.
Název anglicky
RT level digital circuit design testability verification
Typ
článek ve sborníku konference
Jazyk
čeština
Autoři
Škarvada Jaroslav, Ing., Ph.D. (UPSY FIT VUT)
URL
Klíčová slova
Verifikace testovatelnosti návrhu číslicového obvodu, testovatelnost, I-cesta, I-režim, úroveň meziregistrových přenosů, částečný scan, C/E Petriho síť, konflikty a uváznutí , dosažitelnost značení, INA
Abstrakt
Hlavním cílem této práce je vyvinout a implementovat softwarový systém pro zajištění automatizované verifikace testovatelnosti návrhu číslicového obvodu na úrovni meziregistrových přenosů (RT). Při implementaci systému je využito modelu C/E Petriho sítí. Vstupem do systému je formální specifikace návrhu číslicového obvodu a výstupem systému je rozhodnutí, zda je tento čislicový systém testovatelný či nikoliv.
Rok
2004
Strany
275-277
Sborník
Proceedings of 10th Conference and Competition Student EEICT 2004, Volume 1
Konference
Student EEICT 2004, Brno, CZ
ISBN
80-214-2634-9
Vydavatel
Fakulta elektrotechniky a komunikačních technologií VUT v Brně
Místo
Brno, CZ
BibTeX
@INPROCEEDINGS{FITPUB7595, author = "Jaroslav \v{S}karvada", title = "Verifikace testovatelnosti n\'{a}vrhu \v{c}\'{i}slicov\'{e}ho obvodu", pages = "275--277", booktitle = "Proceedings of 10th Conference and Competition Student EEICT 2004, Volume 1", year = 2004, location = "Brno, CZ", publisher = "Faculty of Electrical Engineering and Communication BUT", ISBN = "80-214-2634-9", language = "czech", url = "https://www.fit.vut.cz/research/publication/7595" }