Detail výsledku
Verifikace testovatelnosti návrhu číslicového obvodu
Hlavním cílem této práce je vyvinout a implementovat softwarový systém pro zajištění automatizované verifikace testovatelnosti návrhu číslicového obvodu na úrovni meziregistrových přenosů (RT). Při implementaci systému je využito modelu C/E Petriho sítí. Vstupem do systému je formální specifikace návrhu číslicového obvodu a výstupem systému je rozhodnutí, zda je tento čislicový systém testovatelný či nikoliv.
The main goal of this work is to develop and implement software system for automatic testabilty verification of Register Transfer (RT) level Digital Circuit Design (DCD). In the implementation of the system, a C/E Petri Nets approach is used. The input to the system is formal specification of DCD and the output from the system is the decision if the DCD is testable or not.
Verifikace testovatelnosti návrhu číslicového obvodu, testovatelnost, I-cesta, I-režim, úroveň meziregistrových přenosů, částečný scan, C/E Petriho síť, konflikty a uváznutí , dosažitelnost značení, INA
RT level digital circuit design testability verification, testability, I-path, I-mode, register transfer level, partial scan, C/E Petri net, conflicts and deadlocks, reachability of marking, INA
@inproceedings{BUT17560,
author="Jaroslav {Škarvada}",
title="Verifikace testovatelnosti návrhu číslicového obvodu",
booktitle="Proceedings of 10th Conference and Competition Student EEICT 2004, Volume 1",
year="2004",
pages="275--277",
publisher="Fakulta elektrotechniky a komunikačních technologií VUT v Brně",
address="Brno",
isbn="80-214-2634-9",
url="http://www.feec.vutbr.cz/EEICT/2004/sbornik/02-Magisterske_projekty/09-Pocitacove_systemy/06-xskarv02.pdf"
}