Detail publikace
VIRTA: Virtual Port Based Register-Transfer Level Testability Analysis and Improvements
STRNADEL Josef. VIRTA: Virtual Port Based Register-Transfer Level Testability Analysis and Improvements. In: Proceedings of 8th IEEE Design and Diagnostic of Electronic Circuits and Systems Workshop. Sopron: University of West Hungary, 2005, s. 190-193. ISBN 963-9364-48-7.
Název česky
VIRTA: Analýza a zlepšení testovatelnosti založená na virtuálních portech
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Strnadel Josef, Ing., Ph.D. (UPSY FIT VUT)
Abstrakt
Článek se zabývá analýzou datové cesty číslicového obvodu na úrovni meziregistrových přenosů a využitím jejích výsledků ve vybraných oblastech diagnostiky číslicových systémů. Metoda je založena na tzv. virtuálních portech, konstrukci dvojice speciálních orientovaných grafů (graf datového toku testovacích vzorků, graf datového toku odezev) a jejich analýze.
Rok
2005
Strany
190-193
Sborník
Proceedings of 8th IEEE Design and Diagnostic of Electronic Circuits and Systems Workshop
Konference
The 8th IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems , Sopron, HU
ISBN
963-9364-48-7
Vydavatel
University of West Hungary
Místo
Sopron, HU
BibTeX
@INPROCEEDINGS{FITPUB7745, author = "Josef Strnadel", title = "VIRTA: Virtual Port Based Register-Transfer Level Testability Analysis and Improvements", pages = "190--193", booktitle = "Proceedings of 8th IEEE Design and Diagnostic of Electronic Circuits and Systems Workshop", year = 2005, location = "Sopron, HU", publisher = "University of West Hungary", ISBN = "963-9364-48-7", language = "english", url = "https://www.fit.vut.cz/research/publication/7745" }
Soubory