Detail výsledku
Polymorfní obvody na bázi ambipolárních tranzistorů
Cílem této práce je představit novou metodu pro evoluční návrh polymorfníchobvodů na úrovni tranzistorů. K dosažení rychlého a přitom dostatečněpřesného ohodnocení obvodu je využit diskrétní simulátor. Navržený přístup byltestován na množině polymorfních hradel řízených přehozením napájecích přívodů.Ukázalo se, že je metoda schopná navrhovat funkční řešení. Bylo vytvořenoněkolik polymorfních obvodů na bázi ambipolárních tranzistorů, které jsousestaveny z menšího počtu tranzistorů než stejná dosud publikovaná hradla. Díkynavržené metodě byla také objevena nová třída polymorfních hradel - hradla s MOSFET tranzistory přepínaná změnoupolarity napájení. Ty mají pravděpodobně nejlepší parametry z dosudznámých polymorfních hradel postavených z konvenčních tranzistorů.
The objective of this paper is to introduce a new approach to the evolutionary design of polymorphic digital circuits at the transistor level. A discrete event-driven simulator was utilized to achieve reasonable trade-off between performance and precision. The proposed approach was evaluated on a set of polymorphic logic circuits controlled by switching the power rails. It was demonstrated that the proposed method is able to produce valid solutions. A lot of polymorphic gates based on ambipolar transistors were designed, which provide transistor savings compared to existing circuits. A new class of polymorphic gates was discovered due to the proposed system - gates based on conventional MOS transistors whose functions are changed by switching the power rails. They seems to have the best parameters from currently known polymorphic gates based on conventional transistors.
Polymorfní elektronika, ambipolární tranzistor, číslicový obvod, logickéhradlo, evoluční návrh, CGP
Polymorphic electronics, ambipolar transistor, digital circuit, logic gate, evolutionary design, CGP
@inproceedings{BUT132593,
author="Jan {Nevoral}",
title="Polymorfní obvody na bázi ambipolárních tranzistorů",
booktitle="Počítačové architektury a diagnostika PAD 2016",
year="2016",
pages="45--48",
publisher="Fakulta informačních technologií VUT v Brně",
address="Bořetice",
isbn="978-80-214-5376-0"
}