Automatizace návrhu systémů odolných proti poruchám pomocí vysokoúrovňové syntézy

S vyšší úrovní integrace přichází výzva maximálně využít dostupnou kapacitu na čipu. Efektivní využití zdrojů je námětem pro vznik nových metod návrhu číslicových obvodů. Jednou z těchto metod je tzv. vysokoúrovňová syntéza (HLS), která je využitelná ve spojení s hradlovými poli Field Programmable Gate Array (FPGA). Obecným cílem našeho výzkumu je nalézt metodu automatického návrhu systémů odolných proti poruchám. Tento článek shrnuje první kroky výzkumu, které se zabývají možností vkládání redundance s pomocí HLS a zejména vyhodnocením tohoto přístupu.

As chip-level integration grows, it is becoming a great challenge to effectively utilize provided resources, which results in research in the filed of new digital systems design methodologies. One of these methodologies is the so-called High-Level Synthesis (HLS), which is often used in combination with Field Programmable Gate Arrays (FPGAs). The general objective of our research is to find a method to incorporate Fault Tolerance (FT) design methodologies into these new techniques of FT design and to automate the process of FT systems design. First steps towards redundancy insertion and evaluation of the importance of particular operations are presented in this paper.