Detail výsledku

Návrh a implementace jednotky pro analýzu paketů

MIKUŠEK, P. Návrh a implementace jednotky pro analýzu paketů. Proceedings of the 11th Conference and Competition STUDENT EEICT 2005. Brno: Vysoké učení technické v Brně, 2005. s. 145-148. ISBN: 80-214-2888-0.
Název anglicky
Design and Implementation of Processing Unit for Packet Analysis
Typ
článek ve sborníku konference
Jazyk
česky
Autoři
Mikušek Petr, Ing.
Abstrakt

Článek popisuje architekturu Header Field Extractor procesoru, který je určen pro analýzu paketů. Procesor je postaven na architektuře RISC a je řízen instrukční sadou navrženou pro rychlou analýzu paketů.

Abstrakt anglicky

This paper presents architecture of Header Field Extractor processor, which is dedicated for packet analysis. It extracts specific control information from packet's headers, which are important for further packet processing. Processor is based on RISC architecture and it is controlled by instruction set dedicated for packet analysis. As a target technology the Field Programmable Gate Array (FPGA) is supposed.

Klíčová slova

RISC, FPGA, VHDL, COMBO6, analýza paketů

Klíčová slova anglicky

RISC, FPGA, VHDL, COMBO6, packet analysis

Rok
2005
Strany
145–148
Sborník
Proceedings of the 11th Conference and Competition STUDENT EEICT 2005
Konference
STUDENT EEICT 2005
ISBN
80-214-2888-0
Vydavatel
Vysoké učení technické v Brně
Místo
Brno
BibTeX 
@inproceedings{BUT192636,
  author="Petr {Mikušek}",
  title="Návrh a implementace jednotky pro analýzu paketů",
  booktitle="Proceedings of the 11th Conference and Competition STUDENT EEICT 2005",
  year="2005",
  pages="145--148",
  publisher="Vysoké učení technické v Brně",
  address="Brno",
  isbn="80-214-2888-0"
}
Projekty
Optická síť národního výzkumu a její nové aplikace, MŠMT, Výzkumná centra (2000-2004), MSM6383917201, zahájení: 2004-01-01, ukončení: 2010-12-31, ukončen
Výzkumné skupiny
Výzkumná skupina reprogramovatelných architektur (VZ FPGA)
Pracoviště
Ústav počítačových systémů (UPSY)
Nahoru