Detail výsledku

Formal Model of Testable Block

HERRMAN, T. Formal Model of Testable Block. Proceedings of 12th Conference Student EEICT 2006, Volume 4. Brno: Faculty of Electrical Engineering and Communication BUT, 2006. p. 451-455. ISBN: 80-214-3163-6.
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Herrman Tomáš, Ing., Ph.D., FIT (FIT), UPSY (FIT)
Abstrakt

Formal model of a circuit on RT level is described in this paper. The model is used to describe properties of Testable Block. It is indicated how the concept of Testable Block can be used to reduce RT level test application time by decreasing the number of register included into scan chain.

Klíčová slova

RT level, Testable block, formal model, scan chain

Rok
2006
Strany
451–455
Sborník
Proceedings of 12th Conference Student EEICT 2006, Volume 4
Konference
Student EEICT 2006
ISBN
80-214-3163-6
Vydavatel
Faculty of Electrical Engineering and Communication BUT
Místo
Brno
BibTeX 
@inproceedings{BUT22191,
  author="Tomáš {Herrman}",
  title="Formal Model of Testable Block",
  booktitle="Proceedings of 12th Conference Student EEICT 2006, Volume 4",
  year="2006",
  pages="451--455",
  publisher="Faculty of Electrical Engineering and Communication BUT",
  address="Brno",
  isbn="80-214-3163-6",
  url="https://www.fit.vut.cz/research/publication/8051/"
}
Soubory
Projekty
Moderní metody syntézy číslicových systémů, GAČR, Standardní projekty, GA102/04/0737, zahájení: 2004-01-01, ukončení: 2006-12-31, ukončen
Výzkumné skupiny
Výzkumná skupina Spolehlivé číslicové systémy (VZ DEPSYS)
Pracoviště
Ústav počítačových systémů (UPSY)
Nahoru