Detail výsledku

Tools for split RTL circuit into Testable blocks

Vznik: 2007
Typ
software
Jazyk
anglicky
Autoři
Herrman Tomáš, Ing., Ph.D., UPSY (FIT)
Kotásek Zdeněk, doc. Ing., CSc., UPSY (FIT), UTKO (FEKT)
Popis

Developed tools make possible to split circuit written in formal model that was developed on DSC into Testable blocks and design scan chain. Outputs of tools are individual Testable blocks written in verilog.

Klíčová slova

RTL, testability analysis, formal model, scan chain design, Testable block

URL
Licence
K využití výsledku jiným subjektem je vždy nutné nabytí licence
Licenční poplatek
Poskytovatel licence na výsledek nepožaduje licenční poplatek
Licenční podmínky

Tento produkt je volně šířitelný software: je možné jej dále distribuovat a/nebo modifikovat při dodržení podmínek GNU GPL publikovaných Free Software Foundation, buď ve verzi 3 nebo (dle vašeho úsudku) libovolné vyšší verzi, viz http://www.fsf.org/licensing/licenses/gpl.html

Soubory
Projekty
Výzkum informačních technologií z hlediska bezpečnosti, MŠMT, Institucionální prostředky SR ČR (např. VZ, VC), MSM0021630528, zahájení: 2007-01-01, ukončení: 2013-12-31, řešení
Výzkumné skupiny
Výzkumná skupina Spolehlivé číslicové systémy (VZ DEPSYS)
Pracoviště
Ústav počítačových systémů (UPSY)
Nahoru