Detail výsledku

Advanced Fault Tolerant Bus for Multicore System Implemented in FPGA

STRAKA, M.; KAŠTIL, J.; NOVOTNÝ, J.; KOTÁSEK, Z. Advanced Fault Tolerant Bus for Multicore System Implemented in FPGA. IEEE Design and Diagnostics of Electronic Circuits and Systems DDECS'2011. Cottbus: IEEE Computer Society, 2011. p. 397-398. ISBN: 978-1-4244-9753-9.
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Straka Martin, Ing., Ph.D., UPSY (FIT)
Kaštil Jan, Ing., Ph.D., UPSY (FIT)
Novotný Jaroslav, Ing.
Kotásek Zdeněk, doc. Ing., CSc., UPSY (FIT), UTKO (FEKT)
Abstrakt

In the paper, a technique for design of highly dependable communication structure in SRAM-based FPGA is presented. The architecture of the multicore system and the structure of fault tolerant bus with cache memories are demonstrated. The fault tolerant properties are achieved by the replication and utilization of the self checking techniques together with partial dynamic reconfiguration. The experimental results show that presented system has small overhead if the high number of function units are used in the dependable system. All experiments were done on the Virtex5 and Virtex6 platform.

Klíčová slova

FPGA, fault tolerant, bus, multicore, reconfiguration, on-line checker, TMR

Rok
2011
Strany
397–398
Sborník
IEEE Design and Diagnostics of Electronic Circuits and Systems DDECS'2011
Konference
IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems 2011
ISBN
978-1-4244-9753-9
Vydavatel
IEEE Computer Society
Místo
Cottbus
BibTeX 
@inproceedings{BUT76277,
  author="Martin {Straka} and Jan {Kaštil} and Jaroslav {Novotný} and Zdeněk {Kotásek}",
  title="Advanced Fault Tolerant Bus for Multicore System Implemented in FPGA",
  booktitle="IEEE Design and Diagnostics of Electronic Circuits and Systems DDECS'2011",
  year="2011",
  pages="397--398",
  publisher="IEEE Computer Society",
  address="Cottbus",
  isbn="978-1-4244-9753-9"
}
Projekty
Bezpečné, spolehlivé a adaptivní počítačové systémy, VUT, Vnitřní projekty VUT, FIT-S-10-1, zahájení: 2010-03-01, ukončení: 2010-12-31, ukončen
Výzkum informačních technologií z hlediska bezpečnosti, MŠMT, Institucionální prostředky SR ČR (např. VZ, VC), MSM0021630528, zahájení: 2007-01-01, ukončení: 2013-12-31, řešení
Zvyšování spolehlivost a provozuschopnosti v obvodech SoC, GAČR, Standardní projekty, GA102/09/1668, zahájení: 2009-01-01, ukončení: 2011-12-31, ukončen
Výzkumné skupiny
Výzkumná skupina Spolehlivé číslicové systémy (VZ DEPSYS)
Pracoviště
Ústav počítačových systémů (UPSY)
Nahoru