Funkční verifikace číslicových systémů

• 26 hod. přednášky
• 8 hod. laboratoře
• 18 hod. projekty

• 60 bodů závěrečná zkouška (písemná část)
• 20 bodů laboratoře
• 20 bodů projekty

Student zná základní techniky funkční verifikace číslicových systémů: simulaci, funkční verifikaci a její metody, emulaci a prototypování. Umí analyzovat zdrojové kódy a výstupy nástrojů pro funkční verifikaci, umí lokalizovat chyby a zařídit jejich opravu. Umí vytvářet základní verifikační prostředí v jazyku SystemVerilog podle aktuálních metodik (OVM, UVM) pro funkční verifikaci. Získal znalosti, které jsou značnou výhodou při práci v oblasti návrhu číslicových obvodů.

Získat přehled o funkční verifikaci číslicových systémů, pozornost se věnuje problematice přípravy testovacích prostředí (testbenchů), funkční verifikaci a emulaci. Získat praktické dovednosti s funkční verifikací číslicových systémů, které používají přední výrobci číslicových obvodů. Zvládnutí tvorby testovacích a verifikačních prostředí podle aktuálních a běžně používaných metodik (OVM, UVM). Zvládnutí poskytnutí přesných informací o objevených chybách, nebo jejich přímého odstranění.

Základy návrhu číslicových systémů, základy programování.

• Přednáškové materiály v elektronické formě.
• Lecture notes in e-format.
• Myer, A.: Principles of Functional Verification, Newnes, USA, 2003. ISBN: 0750676175.
• Bergeron, J.: Writing Testbenches using SystemVerilog, Springer, USA, 2006. ISBN: 0387292217
• Spear, Ch., Tumbush, G., SystemVerilog for Verification: A Guide to Learning the Testbench Language Features, Springer, USA, 2012. ISBN: 1461407141.
• Haque, F., Michelson, J., Khan, K.: The Art of Verification with SystemVerilog Assertions, Verification Central, USA, 2006. ISBN: 0971199418.
• Amos, D., Lesea, A., Richter, R.: FPGA-Based Prototyping Methodology Manual: Best Practices in Design-For-Prototyping, Synopsys Press, USA,2011. ISBN: 1617300047.

• * Myer, A.: Principles of Functional Verification, Newnes, USA, 2003. ISBN: 0750676175. * Bergeron, J.: Writing Testbenches using SystemVerilog, Springer, USA, 2006. ISBN: 0387292217 * Spear, Ch., Tumbush, G., SystemVerilog for Verification: A Guide to Learning the Testbench Language Features, Springer, USA, 2012. ISBN: 1461407141. * Haque, F., Michelson, J., Khan, K.: The Art of Verification with SystemVerilog Assertions, Verification Central, USA, 2006. ISBN: 0971199418. 

1. Důvody funkční verifikace číslicových systémů. Historie funkční verifikace, jazyků HDL a HVL. Specifikace požadavků a verifikační plán.
2. Testování modelů číslicových systémů pomocí simulace. Jazyk VHDL. Tvorba testovacích prostředí. Nejpoužívanější simulátory.
3. Úvod do funkční verifikace. Techniky funkční verifikace.
4. Metodiky tvorby verifikačních prostředí. HVL jazyky.
5. Generovaní verifikačních testů ve formě pseudo-náhodných stimulů. Přímé testy. Omezující podmínky.
6. Verifikace řízená pokrytím. Metriky pokrytí. Měření a analýza pokrytí.
7. Samo-kontrolní mechanizmy.
8. Tvorba tvrzení. Jazyky pro tvorbu tvrzení. Hlášení chyb.
9. Verifikace založená na tvrzeních.
10. Emulace a prototypování.
11. Ladění přímo v obvodě.
12. Zvaná přednáška hosta z praxe.
13. Speciální případy verifikace číslicových obvodů. Další verifikační přístupy. Výzvy a otevřené problémy verifikace.

1. Tvorba testovacích okolí pro aritmeticko-logickou jednotku (ALU).
2. Tvorba verifikačního prostředí pro ALU.
3. Verifikace ALU řízena pokrytím. 
4. Verifikace ALU založena na tvrzeních.

Návrh a implementace verifikačního prostředí pro vybraný číslicový systém.

Účast na laboratorních cvičeních a vypracování projektu v předepsaném termínu.
Podmínky zápočtu:
Zápočet není ustanoven.

Zápočet není ustanoven.