Detail práce

Ladění software v Codasip Studiu pomocí JTAG rozhraní simulovaném v RTL simulátoru

Bakalářská práce Student: Michl Kamil Akademický rok: 2016/2017 Vedoucí: Zachariášová Marcela, Ing., Ph.D.
Název anglicky
Software Debugging in Codasip Studio Using JTAG Interface Simulated in RTL Simulator
Jazyk práce
český
Abstrakt

Tato práce se zabývá možností propojení RTL simulace procesoru se softwarovým debuggerem. Podle mého návrhu probíhá komunikace mezi těmito komponentami přes JTAG a Nexus rozhraní. Simulace je ovládána pomocí vybraného rozhraní mezi jazyky pro popis hardwaru a softwaru. Pro implementaci je použit JTAG adaptér od společnosti Codasip, RTL simulátor Questa Advanced Simulator od společnost Mentor, a Siemens Business, a rozhraní VPI pro komunikaci mezi jazyky Verilog a C++. Teoretická a částečně i praktická část této práce je použitelná pro více možných implementací zavislých na rozdílných programech a rozhraních. Konkrétní implementace uvedená v této práci je otestována a je funkční. V současnosti je používána společností Codasip a bude se pravděpodobně v budoucnu rozvíjet a vylepšovat.

Klíčová slova

JTAG rozhraní, RTL simulace, VPI rozhraní, Nexus rozhraní, Codasip, Questa Advanced Simulator

Ústav
Studijní program
Informační technologie
Soubory
Stav
obhájeno, hodnocení B
Obhajoba
14. června 2017
Oponent
Průběh obhajoby

Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm B.

Otázky u obhajoby

1. Práce popisuje vícevláknovou implementaci komunikace. Jakým způsobem jste zaručil, že nemůže dojít k deadlocku a dalším obvyklým chybám u vícevláknových aplikaci?

2. Jaké vylepšení byste navrhnul, aby například komunikace s debuggerem probíhala rycheji?
Komise
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY FIT VUT), předseda
Dytrych Jaroslav, Ing., Ph.D. (UPGM FIT VUT), člen
Hrubý Martin, Ing., Ph.D. (UITS FIT VUT), člen
Kořenek Jan, doc. Ing., Ph.D. (UPSY FIT VUT), člen
Švéda Miroslav, prof. Ing., CSc. (UIFS FIT VUT), člen
Citace
MICHL, Kamil. Ladění software v Codasip Studiu pomocí JTAG rozhraní simulovaném v RTL simulátoru. Brno, 2017. Bakalářská práce. Vysoké učení technické v Brně, Fakulta informačních technologií. 2017-06-14. Vedoucí práce Zachariášová Marcela. Dostupné z: https://www.fit.vut.cz/study/thesis/19725/
BibTeX
@bachelorsthesis{FITBT19725,
    author = "Kamil Michl",
    type = "Bakal\'{a}\v{r}sk\'{a} pr\'{a}ce",
    title = "Lad\v{e}n\'{i} software v Codasip Studiu pomoc\'{i} JTAG rozhran\'{i} simulovan\'{e}m v RTL simul\'{a}toru",
    school = "Vysok\'{e} u\v{c}en\'{i} technick\'{e} v Brn\v{e}, Fakulta informa\v{c}n\'{i}ch technologi\'{i}",
    year = 2017,
    location = "Brno, CZ",
    language = "czech",
    url = "https://www.fit.vut.cz/study/thesis/19725/"
}
Nahoru