Detail publikace
Evolutionary Circuit Design for Fast FPGA-Based Classification of Network Application Protocols
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY FIT VUT)
Kořenek Jan, doc. Ing., Ph.D. (UPSY FIT VUT)
Žádník Martin, Ing., Ph.D. (UPSY FIT VUT)
Košař Vlastimil, Ing., Ph.D. (UPSY FIT VUT)
Evoluční návrh dovoluje vytvářet rychlé a efektivní implementace číslicových obvodů. V článku je ukázáno, jak evolučně navržené obvody minimalizující latenci a plochu na čipu vedly ke zvýšení propustnosti klasifikátoru aplikačních síťových protokolů. Klasifikátor je určen pro vysokorychlostní sítě s propustností 100 Gbps. Protože je cílem dosáhnout co nejnižší latence, klasifikátor je konstruován jako kombinační obvod v programovatelném hradlovém poli (FPGA). Klasifikace je provedena pomocí prvního paketu, který přenáší aplikační data. Vylepšení latence (a plochy na čipu) získané pomocí kartézského genetického programování bylo validováno pomocí profesionálních nástrojů pro vývoj FPGA aplikací. Kvalita klasifikace byla vyhodnocena pomocí reálných síťových dat. Výsledky byly porovnány s běžně používanými klasifikátory založenými na regulárních výrazech popisujících aplikační protokoly.
@ARTICLE{FITPUB10900, author = "David Grochol and Luk\'{a}\v{s} Sekanina and Jan Ko\v{r}enek and Martin \v{Z}\'{a}dn\'{i}k and Vlastimil Ko\v{s}a\v{r}", title = "Evolutionary Circuit Design for Fast FPGA-Based Classification of Network Application Protocols", pages = "933--941", journal = "Applied Soft Computing", volume = 38, number = 1, year = 2016, ISSN = "1568-4946", doi = "10.1016/j.asoc.2015.09.046", language = "english", url = "https://www.fit.vut.cz/research/publication/10900" }