Detail publikace

Automatic Design of Arbitrary-Size Approximate Sorting Networks with Error Guarantee

MRÁZEK Vojtěch a VAŠÍČEK Zdeněk. Automatic Design of Arbitrary-Size Approximate Sorting Networks with Error Guarantee. In: Power and Timing Modeling, Optimization and Simulation (PATMOS), 2016 26rd International Workshop on. Bremen: Institute of Electrical and Electronics Engineers, 2016, s. 221-228. ISBN 978-1-5090-0733-2.
Název česky
Automatický návrh různě velkých aproximačních řadicích sítí s garancí chyby
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Mrázek Vojtěch, Ing., Ph.D. (UPSY FIT VUT)
Vašíček Zdeněk, doc. Ing., Ph.D. (UPSY FIT VUT)
Abstrakt

 Přestože hardwarové řadicí obvody jsou velmi výkonné, jejich plocha na čipu výrazně roste s přibývajícím počtem vstupů. V práci je představena škálovatelná metoda konstrukce řadicích sítí, která umožňuje vytvářet výkonné a nízkopříkonově implementace. Navržený přístup využívá toho, že řada běžných aplikací toleruje drobné chyby na výstupu. Metoda je založena na  rekurzivní konstrukci velkých sítí s využitím malých instancí přibližných řadicích sítí. Tento proces je konfigurovatelný a umožňuje  získat vyvážený poměr mezi příkonem a přesností. Pro analýzu  přesnosti řadicích sítí jsme navrhli tři metriky umožňující exaktně stanovit chybu nezávislé na rozložení vstupních dat. Pomocí navržené metody byly získány implementace pro ASIC a FPGA obvody, které zabírají méně plochy na čipu a spotřebovávají méně energie. Například 20% redukce příkonu byla získána povolením malé chyby v 256-vstupé řadičce. Odchylka byla maximálně 2 pozice v 99 % případů. Navíc bylo prokázáno, že maximální odchylka byla o 6 pozic.

Rok
2016
Strany
221-228
Sborník
Power and Timing Modeling, Optimization and Simulation (PATMOS), 2016 26rd International Workshop on
Konference
26th International Workshop on Power And Timing Modeling, Optimization and Simulation, Bremen, DE
ISBN
978-1-5090-0733-2
Vydavatel
Institute of Electrical and Electronics Engineers
Místo
Bremen, DE
DOI
10.1109/PATMOS.2016.7833691
UT WoS
000401809900038
EID Scopus
2-s2.0-85014115335
BibTeX 
@INPROCEEDINGS{FITPUB11175,
   author = "Vojt\v{e}ch Mr\'{a}zek and Zden\v{e}k Va\v{s}\'{i}\v{c}ek",
   title = "Automatic Design of Arbitrary-Size Approximate Sorting Networks with Error Guarantee",
   pages = "221--228",
   booktitle = "Power and Timing Modeling, Optimization and Simulation (PATMOS), 2016 26rd International Workshop on",
   year = 2016,
   location = "Bremen, DE",
   publisher = "Institute of Electrical and Electronics Engineers",
   ISBN = "978-1-5090-0733-2",
   doi = "10.1109/PATMOS.2016.7833691",
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/11175"
}
Soubory
Nahoru