Detail publikace
Fast Cycle-Accurate Interpreted Simulation
Masařík Karel, Ing., Ph.D. (UIFS FIT VUT)
Hruška Tomáš, prof. Ing., CSc. (UIFS FIT VUT)
Husár Adam, Ing., Ph.D., MBA (VCIT FIT VUT)
Hardware/software co-design; ASIP; Jazyk pro popis architektury; Interpretovaná simulace na úrovni cyklů; Formální modely.
Oblast hardware/software co-designu se zabývá návrhem ASIPů (Aplikačně specifických procesorů), protože často tvoří jádro vestavěných systémů. Vestavěné systémy s ASIPy jsou navrhovány pro specializovanou činnost a proto musí splňovat několik kriterií, jako je spotřeba nebo velikost čipu. Úspěch návrhu je úzce svázán s existencí dobrých nástrojů pro jejich návrh, jako jsou nástroje pro jejich programování a simulaci. Obzvlášť důležitá je simulace, protože pomocí ní je možné ověřit vlastnosti návrhu. Z tohoto důvodu bývá ASIP popsán pomocí jazyka pro pro popis architektury. To umožňuje automatické generování nástrojů pro jejich programováni a simulaci. V tomto příspěvku se zaměřujeme na principy, které jsou použity v naší rychlé interpretované simulaci na úrovni cyklů. Kromě rychlosti simulace se také zaměříme na zajištění ekvivalence mezi simulátorem a hardwarovou realizaci ASIP.
@INPROCEEDINGS{FITPUB9181, author = "Zden\v{e}k P\v{r}ikryl and Karel Masa\v{r}\'{i}k and Tom\'{a}\v{s} Hru\v{s}ka and Adam Hus\'{a}r", title = "Fast Cycle-Accurate Interpreted Simulation", pages = "9--14", booktitle = "Tenth International Workshop on Microprocessor Test and Verification: Common Challenges and Solutions", year = 2009, location = "Austin, US", publisher = "IEEE Computer Society Press", ISBN = "978-0-7695-4000-9", language = "english", url = "https://www.fit.vut.cz/research/publication/9181" }